电子工程世界电子工程世界电子工程世界

产品描述

搜索

PIC16F1517-I/PT

器件型号:PIC16F1517-I/PT
器件类别:半导体    嵌入式处理器和控制器    微控制器 - MCU    8位微控制器 -MCU   
厂商名称:Microchip
厂商官网:
标准:
下载文档

器件描述

8位微控制器 -MCU 14KB Flash 512B RAM 10-bit 1.8-5.5V

参数
产品属性属性值
制造商:Microchip
产品种类:8位微控制器 -MCU
RoHS:详细信息
安装风格:SMD/SMT
封装 / 箱体:TQFP-44
系列:PIC16(L)F151x
核心:PIC16
数据总线宽度:8 bit
最大时钟频率:20 MHz
程序存储器大小:8 kB
数据 RAM 大小:512 B
ADC分辨率:10 bit
输入/输出端数量:36 I/O
工作电源电压:2.3 V to 5.5 V
最小工作温度:- 40 C
最大工作温度:+ 85 C
接口类型:I2C, SPI, USART
封装:Tray
高度:1 mm
长度:10 mm
产品:MCU
程序存储器类型:Flash
宽度:10 mm
商标:Microchip Technology
数据 Ram 类型:SRAM
ADC通道数量:28
计时器/计数器数量:3 Timer
处理器系列:PIC16
产品类型:8-bit Microcontrollers - MCU
工厂包装数量:160
子类别:Microcontrollers - MCU
电源电压-最大:5.5 V
电源电压-最小:2.5 V
商标名:PIC
单位重量:2.188 g

PIC16F1517-I/PT器件文档内容

                                                       PIC16(L)F1516/7/8/9

                28/40/44-Pin Flash Microcontrollers with XLP Technology

Devices Included In This Data Sheet                    Analog Features

   •     PIC16F1516             •  PIC16LF1516         •  Analog-to-Digital Converter (ADC):

   •     PIC16F1517             •  PIC16LF1517            -  10-bit resolution

                                                          -  Up to 28 channels

   •     PIC16F1518             •  PIC16LF1518            -  Auto acquisition capability

   •     PIC16F1519             •  PIC16LF1519            -  Conversion available during Sleep

                                                       •  Voltage Reference module:

High-Performance RISC CPU                                 -  Fixed Voltage Reference (FVR) with 1.024V,

•     C Compiler Optimized Architecture                      2.048V and 4.096V output levels

•     Only 49 Instructions                             •  Temperature Indicator

•     Operating Speed:                                 eXtreme Low-Power (XLP) Management

      -  DC – 20 MHz clock input @ 2.5V                PIC16LF1516/7/8/9 with XLP

      -  DC – 16 MHz clock input @ 1.8V                •  Sleep mode: 20 nA @ 1.8V, typical

      -  DC – 200 ns instruction cycle                 •  Watchdog Timer: 300 nA @ 1.8V, typical

•     Interrupt Capability with Automatic Context      •  Secondary Oscillator: 600 nA @ 32 kHz

      Saving                                           •  Operating Current: 30 A/MHz @ 1.8V, typical

•     16-Level Deep Hardware Stack with Optional

      Overflow/Underflow Reset                         Special Microcontroller Features

•     Direct, Indirect and Relative Addressing modes:  •  Operating Voltage Range:

      -  Two full 16-bit File Select Registers (FSRs)     -  2.3V-5.5V (PIC16F1516/7/8/9)

      -  FSRs can read program and data memory            -  1.8V-3.6V (PIC16LF1516/7/8/9)

Memory                                                 •  Self-Programmable under Software Control

•     Up to 28 Kbytes Linear Program Memory            •  Power-on Reset (POR)

      Addressing                                       •  Power-up Timer (PWRT)

•     Up to 1024 Bytes Linear Data Memory              •  Low-Power Brown-out Reset (LPBOR)

      Addressing                                       •  Extended Watchdog Timer (WDT)

                                                       •  In-Circuit Serial Programming™ (ICSP™) via

•     High Endurance Flash Data Memory (HEF):             Two Pins

      -  128B of nonvolatile data storage              •  In-Circuit Debug (ICD) via Two Pins

•     100K Erase/Write Cycles                          •  Enhanced Low-Voltage Programming (LVP)

                                                       •  Programmable Code Protection

Flexible Oscillator Structure                          •  Low-Power Sleep mode

•     16 MHz Internal Oscillator Block:                Peripheral Highlights

      -  Software selectable frequency range from      •  Up to 35 I/O Pins and 1 Input-Only Pin:

         16 MHz to 31 kHz                                 -  High current sink/source 25 mA/25 mA

•     31 kHz Low-Power Internal Oscillator                -  Individually programmable weak pull-ups

•     External Oscillator Block with:                     -  Individually programmable

      -  Four crystal/resonator modes up to 20 MHz           interrupt-on-change (IOC) pins

      -  Three external clock modes up to 20 MHz       •  Timer0: 8-Bit Timer/Counter with 8-Bit Prescaler

•     Fail-Safe Clock Monitor:                         •  Enhanced Timer1:

      -  Allows for safe shutdown if peripheral clock     -  16-bit timer/counter with prescaler

         stops                                            -  External Gate Input mode

•     Two-Speed Oscillator Start-up                       -  Low-power 32 kHz secondary oscillator driver

•     Oscillator Start-up Timer (OST)                  •  Timer2: 8-Bit Timer/Counter with 8-Bit Period

                                                          Register, Prescaler and Postscaler

                                                       •  Two Capture/Compare (CCP) modules

 2010-2016 Microchip Technology Inc.                                                        DS40001452F-page 1
PIC16(L)F1516/7/8/9

•  Master Synchronous Serial Port (MSSP) with SPI
   and I2C with:

   -  7-bit address masking

   -  SMBus/PMBusTM compatibility

•  Enhanced Universal Synchronous Asynchronous

   Receiver Transmitter (EUSART) module:

   -  RS-232, RS-485 and LIN compatible

   -  Auto-Baud Detect

   -  Auto-wake-up on start

PIC16(L)F151X/152X Family Types

                                          Program Memory                                     High Endurance Flash                         ADC

      Device            Data Sheet Index                  Flash (words)  Data SRAM  (bytes)                        (bytes)  I/O’s(2)  10-bit (ch)  Advanced Control  Timers  (8/16-bit)  EUSART  MSSP (I2C/SPI)  CCP  Debug(1)  XLP

PIC16(L)F1512           (1)               2048                           128                 128                            25        17           Y                 2/1                 1       1               2    I         Y

PIC16(L)F1513           (1)               4096                           256                 128                            25        17           Y                 2/1                 1       1               2    I         Y

PIC16(L)F1516           (2)               8192                           512                 128                            25        17           N                 2/1                 1       1               2    I         Y

PIC16(L)F1517           (2)               8192                           512                 128                            36        28           N                 2/1                 1       1               2    I         Y

PIC16(L)F1518           (2)               16384                          1024                128                            25        17           N                 2/1                 1       1               2    I         Y

PIC16(L)F1519           (2)               16384                          1024                128                            36        28           N                 2/1                 1       1               2    I         Y

PIC16(L)F1526           (3)               8192                           768                 128                            54        30           N                 6/3                 2       2               10   I         Y

PIC16(L)F1527           (3)               16384                          1536                128                            54        30           N                 6/3                 2       2               10   I         Y

Note  1:  I - Debugging, Integrated on Chip; H - Debugging, available using Debug Header.

      2:  One pin is input-only.

Data Sheet Index: (Unshaded devices are described in this document.)

      1:  DS40001624                      PIC16(L)F1512/13 Data Sheet, 28-Pin Flash, 8-bit Microcontrollers.

      2:  DS40001452                      PIC16(L)F1516/7/8/9 Data Sheet, 28/40/44-Pin Flash, 8-bit MCUs.

      3:  DS40001458                      PIC16(L)F1526/27 Data Sheet, 64-Pin Flash, 8-bit MCUs.

   Note:  For other small form-factor package availability and marking information, please visit

          http://www.microchip.com/packaging or contact your local sales office.

DS40001452F-page 2                                                                                                                                                            2010-2016 Microchip                    Technology Inc.
                                                                                                               PIC16(L)F1516/7/8/9

FIGURE 1:       28-PIN SPDIP, SOIC, SSOP PACKAGE DIAGRAM FOR PIC16(L)F1516/1518

   28-Pin SPDIP, SOIC, SSOP

                       VPP/MCLR/RE3             1                                                              28       RB7/ICSPDAT

                                        RA0     2                                                              27       RB6/ICSPCLK

                                        RA1     3                                                              26       RB5

                                        RA2     4                                                              25       RB4

                                        RA3     5         PIC16F1516/1518  PIC16LF1516/1518                    24       RB3

                                        RA4     6                                                              23       RB2

                                        RA5     7                                                              22       RB1

                                        VSS     8                                                              21       RB0

                                        RA7     9                                                              20       VDD

                                        RA6     10                                                             19       VSS

                                        RC0     11                                                             18       RC7

                                        RC1     12                                                             17       RC6

                                        RC2     13                                                             16       RC5

                                        RC3     14                                                             15       RC4

   Note:   See  Table  1 for location of all    peripheral              functions.

FIGURE 2:       28-PIN UQFN (4X4) PACKAGE DIAGRAM FOR PIC16(L)F1516/1518

   28-Pin UQFN

                                                RA1  RA0  RE3/MCLR/VPP  RB7/ICSPDAT          RB6/ICSPCLK  RB5  RB4

                                                28   27   26            25           24                   23   22

                                        RA2  1                                                                      21  RB3

                                        RA3  2                                                                      20  RB2

                                        RA4  3     PIC16F1516/1518                                                  19  RB1

                                        RA5  4  PIC16LF1516/1518                                                    18  RB0

                                        VSS  5                                                                      17  VDD

                                        RA7  6                                                                      16  VSS

                                        RA6  7                                                                      15  RC7

                                                8    9    10   11           12               13                14

                                                RC0  RC1  RC2  RC3          RC4                           RC5  RC6

   Note    1:   See Table 1 for location of all peripheral functions.

           2:   It is recommended that the exposed bottom pad be connected                                                   to  VSS.

  2010-2016 Microchip Technology Inc.                                                                                                 DS40001452F-page 3
PIC16(L)F1516/7/8/9

FIGURE 3:           28-PIN QFN (6X6) PACKAGE DIAGRAM FOR PIC16(L)F1516/1518

28-Pin QFN

                            RA1  RA0  RE3/MCLR/VPP  RB7/ICSPDAT  RB6/ICSPCLK  RB5  RB4

                            28   27   26            25           24           23   22

                    RA2  1                                                              21  RB3

                    RA3  2                                                              20  RB2

                    RA4  3  PIC16F1516/1518                                             19  RB1

                    RA5  4  PIC16LF1516/1518                                            18  RB0

                    VSS  5                                                              17  VDD

                    RA7  6                                                              16  VSS

                    RA6  7                                                              15  RC7

                            8    9    10   11           12           13            14

                            RC0  RC1  RC2  RC3          RC4                   RC5  RC6

Note       1:       See Table 1 for location of all peripheral functions.

           2:       It is recommended that the exposed bottom pad be connected                   to  VSS.

DS40001452F-page 4                                                                                2010-2016 Microchip Technology Inc.
                                                                                          PIC16(L)F1516/7/8/9

FIGURE 4:      40-PIN PDIP PACKAGE DIAGRAM FOR PIC16(L)F1517/1519

40-Pin PDIP

                           VPP/MCLR/RE3            1                                      40  RB7/ICSPDAT

                                       RA0         2                                      39  RB6/ICSPCLK

                                       RA1         3                                      38  RB5

                                       RA2         4                                      37  RB4

                                       RA3         5                                      36  RB3

                                       RA4         6                                      35  RB2

                                       RA5         7                                      34  RB1

                                       RE0         8   PIC16F1517/1519  PIC16LF1517/1519  33  RB0

                                       RE1         9                                      32  VDD

                                       RE2         10                                     31  VSS

                                       VDD         11                                     30  RD7

                                       VSS         12                                     29  RD6

                                       RA7         13                                     28  RD5

                                       RA6         14                                     27  RD4

                                       RC0         15                                     26  RC7

                                       RC1         16                                     25  RC6

                                       RC2         17                                     24  RC5

                                       RC3         18                                     23  RC4

                                       RD0         19                                     22  RD3

                                       RD1         20                                     21  RD2

Note       1:  See  Table  1 for location of  all  peripheral  functions.

 2010-2016 Microchip Technology Inc.                                                                      DS40001452F-page 5
PIC16(L)F1516/7/8/9

FIGURE 5:            40-PIN UQFN (5X5) PACKAGE DIAGRAM                                                              FOR PIC16(L)F1517/1519

40-Pin UQFN                          RC6  RC5  RC4    RD3         RD2          RD1           RD0  RC3  RC2  RC1

                                    40    39   38  37             36           35           34    33   32   31

                            RC7  1                                                                                  30  RC0

                            RD4  2                                                                                  29  RA6

                            RD5  3                                                                                  28  RA7

                            RD6  4                                                                                  27  VSS

                            RD7  5          PIC16F1517/1519                                                         26  VDD

                            VSS  6          PIC16LF1517/1519                                                        25  RE2

                            VDD  7                                                                                  24  RE1

                            RB0  8                                                                                  23  RE0

                            RB1  9                                                                                  22  RA5

                            RB2  10                                                                                 21  RA4

                                    11    12   13    14           15           16            17   18   19   20

                                    RB3   RB4  RB5   ICSPCLK/RB6  ICSPDAT/RB7  VPP/MCLR/RE3  RA0  RA1  RA2  RA3

Note       1:  See Table 1 for location of all peripheral functions.

           2:  It is recommended that the exposed bottom pad be connected to VSS.

FIGURE 6:            44-PIN TQFP PACKAGE DIAGRAM FOR PIC16(L)F1517/1519

44-Pin TQFP

                                       RC6  RC5  RC4  RD3         RD2          RD1          RD0  RC3  RC2  RC1  NC

                            RC7        44   43   42   41          40           39           38   37   36   35   34      NC

                                    1                                                                               33  RC0

                            RD4     2                                                                               32

                            RD5     3                                                                               31  RA6

                            RD6     4                                                                               30  RA7

                            RD7     5                                                                               29  VSS

                            VSS     6          PIC16F1517/1519                                                      28  VDD

                            VDD     7          PIC16LF1517/1519                                                     27  RE2

                            RB0     8                                                                               26  RE1

                            RB1     9                                                                               25  RE0

                            RB2     10                                                                              24  RA5

                            RB3     11                                                                              23  RA4

                                        12  13   14   15          16           17           18   19   20   21   22

                                        NC  NC  RB4   RB5         ICSPCLK/RB6  ICSPDAT/RB7  RE3  RA0  RA1  RA2  RA3

                     Note:  See Table 1 for location of all peripheral functions.

DS40001452F-page  6                                                                                                           2010-2016 Microchip  Technology  Inc.
                                                                                                                            PIC16(L)F1516/7/8/9

TABLE 1:                                               28/40/44-PIN ALLOCATION TABLE

I/O     28-Pin SPDIP, SOIC, SSOP  28-Pin QFN, UQFN  40-Pin PDIP  40-Pin UQFN  44-Pin TQFP  ADC        Timers       CCP      EUSART                MSSP     Interrupt  Pull-up  Basic

RA0     2                         27                2            17           19           AN0        —            —        —                     SS(2)    —          —        —

RA1     3                         28                3            18           20           AN1        —            —        —                     —        —          —        —

RA2     4                         1                 4            19           21           AN2        —            —        —                     —        —          —        —

RA3     5                         2                 5            20           22           AN3/VREF+  —            —        —                     —        —          —        —

RA4     6                         3                 6            21           23           —          T0CKI        —        —                     —        —          —        —

RA5     7                         4                 7            22           24           AN4        —            —        —                     SS(1)    —          —        VCAP

RA6     10                        7                 14           29           31           —          —            —        —                     —        —          —        OSC2/CLKOUT

RA7     9                         6                 13           28           30           —          —            —        —                     —        —          —        OSC1/CLKIN

RB0     21                        18                33           8            8            AN12       —            —        —                     —        INT/IOC    Y        —

RB1     22                        19                34           9            9            AN10       —            —        —                     —        IOC        Y        —

RB2     23                        20                35           10           10           AN8        —            —        —                     —        IOC        Y        —

RB3     24                        21                36           11           11           AN9        —            CCP2(2)  —                     —        IOC        Y        —

RB4     25                        22                37           12           14           AN11       —            —        —                     —        IOC        Y        —

RB5     26                        23                38           13           15           AN13       T1G          —        —                     —        IOC        Y        —

RB6     27                        24                39           14           16           —          —            —        —                     —        IOC        Y        ICSPCLK/ICDCLK

RB7     28                        25                40           15           17           —          —            —        —                     —        IOC        Y        ICSPDAT/ICDDAT

RC0     11                        8                 15           30           32           —          SOSCO/T1CKI  —        —                     —        —          —        —

RC1     12                        9                 16           31           35           —          SOSCI        CCP2(1)  —                     —        —          —        —

RC2     13                        10                17           32           36           AN14       —            CCP1     —                     —        —          —        —

RC3     14                        11                18           33           37           AN15       —            —        —                     SCK/SCL  —          —        —

RC4     15                        12                23           38           42           AN16       —            —        —                     SDI/SDA  —          —        —

RC5     16                        13                24           39           43           AN17       —            —        —                     SDO      —          —        —

RC6     17                        14                25           40           44           AN18       —            —        TX/CK                 —        —          —        —

RC7     18                        15                26           1            1            AN19       —            —        RX/DT                 —        —          —        —

RD0(3)  —                         —                 19           34           38           AN20       —            —        —                     —        —          —        —

RD1(3)  —                         —                 20           35           39           AN21       —            —        —                     —        —          —        —

RD2(3)  —                         —                 21           36           40           AN22       —            —        —                     —        —          —        —

RD3(3)  —                         —                 22           37           41           AN23       —            —        —                     —        —          —        —

RD4(3)  —                         —                 27           2            2            AN24       —            —        —                     —        —          —        —

RD5(3)  —                         —                 28           3            3            AN25       —            —        —                     —        —          —        —

RD6(3)  —                         —                 29           4            4            AN26       —            —        —                     —        —          —        —

RD7(3)  —                         —                 30           5            5            AN27       —            —        —                     —        —          —        —

RE0(3)  —                         —                 8            23           25           AN5        —            —        —                     —        —          —        —

RE1(3)  —                         —                 9            24           26           AN6        —            —        —                     —        —          —        —

RE2(3)  —                         —                 10           25           27           AN7        —            —        —                     —        —          —        —

RE3     1                         26                1            16           18           —          —            —        —                     —        —          Y        MCLR/VPP

VDD     20                        17                11,          7,           7,           —          —            —        —                     —        —          —        —

                                                    32           26           28

VSS     8,                        5,                12,          6,           6,           —          —            —        —                     —        —          —        —

        19                        16                31           27           29

NC      —                         —                 —            —            12,          —          —            —        —                     —        —          —        —

                                                                              13,

                                                                              33,

                                                                              34

Note    1:                        Peripheral pin location selected                                    using APFCON register. Default location.

        2:                        Peripheral pin location selected                                    using APFCON register. Alternate location.

        3:                        PIC16(L)F1517/9 only.

 2010-2016                       Microchip Technology Inc.                                                                                                              DS40001452F-page 7
PIC16(L)F1516/7/8/9

Table of Contents

1.0   Device Overview ........................................................................................................................................................................ 10

2.0   Enhanced Mid-range CPU ......................................................................................................................................................... 15

3.0   Memory Organization ................................................................................................................................................................. 17

4.0   Device Configuration .................................................................................................................................................................. 41

5.0   Oscillator Module (with Fail-Safe Clock Monitor) ....................................................................................................................... 47

6.0   Resets ........................................................................................................................................................................................ 62

7.0   Interrupts .................................................................................................................................................................................... 70

8.0   Power-Down Mode (Sleep) ........................................................................................................................................................ 80

9.0   Low Dropout (LDO) Voltage Regulator ...................................................................................................................................... 84

10.0  Watchdog Timer (WDT) ............................................................................................................................................................. 85

11.0  Flash Program Memory Control ................................................................................................................................................. 89

12.0  I/O Ports ................................................................................................................................................................................... 105

13.0  Interrupt-on-Change ................................................................................................................................................................. 124

14.0  Fixed Voltage Reference (FVR) ............................................................................................................................................... 128

15.0  Temperature Indicator Module ................................................................................................................................................. 130

16.0  Analog-to-Digital Converter (ADC) Module .............................................................................................................................. 132

17.0  Timer0 Module ......................................................................................................................................................................... 145

18.0  Timer1 Module with Gate Control............................................................................................................................................. 148

19.0  Timer2 Module ......................................................................................................................................................................... 159

20.0  Capture/Compare/PWM Modules ............................................................................................................................................ 163

21.0  Master Synchronous Serial Port (MSSP) Module .................................................................................................................... 171

22.0  Enhanced Universal Synchronous Asynchronous Receiver Transmitter (EUSART) ............................................................... 222

23.0  In-Circuit Serial Programming™ (ICSP™) ............................................................................................................................... 251

24.0  Instruction Set Summary .......................................................................................................................................................... 253

25.0  Electrical Specifications............................................................................................................................................................ 267

26.0  DC and AC Characteristics Graphs and Charts ....................................................................................................................... 298

27.0  Development Support............................................................................................................................................................... 330

28.0  Packaging Information.............................................................................................................................................................. 334

Appendix A: Data Sheet Revision History.......................................................................................................................................... 355

The Microchip Website....................................................................................................................................................................... 356

Customer Change Notification Service .............................................................................................................................................. 356

Customer Support .............................................................................................................................................................................. 356

Product Identification System............................................................................................................................................................. 358

DS40001452F-page 8    2010-2016 Microchip Technology Inc.
                                                              PIC16(L)F1516/7/8/9

                                       TO OUR VALUED CUSTOMERS

It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip

products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and

enhanced as new volumes and updates are introduced.

If you have any questions or comments regarding this publication, please contact the Marketing Communications Department via

E-mail at docerrors@microchip.com. We welcome your feedback.

Most Current Data Sheet

To obtain the most up-to-date version of this data sheet, please register at our Worldwide Website at:

   http://www.microchip.com

You can determine the version of a data sheet by examining its literature number found on the bottom outside corner of any page.

The last character of the literature number is the version number, (e.g., DS30000000A is version A of document DS30000000).

Errata

An errata sheet, describing minor operational differences from the data sheet and recommended workarounds, may exist for current

devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the revision

of silicon and revision of document to which it applies.

To determine if an errata sheet exists for a particular device, please check with one of the following:

•  Microchip’s Worldwide Website; http://www.microchip.com

•  Your local Microchip sales office (see last page)

When contacting a sales office, please specify which device, revision of silicon and data sheet (include literature number) you are

using.

Customer Notification System

Register on our website at www.microchip.com to receive the most current information on all of our products.

 2010-2016 Microchip Technology Inc.                                                                         DS40001452F-page 9
PIC16(L)F1516/7/8/9

1.0      DEVICE OVERVIEW

The PIC16(L)F1516/7/8/9 are described within this                                    data

sheet.   Figure 1-1   shows  a   block  diagram                       of             the

PIC16(L)F1516/7/8/9    devices.  Table 1-2             shows                         the

pinout descriptions.

Reference   Table 1-1  for   peripherals               available                     per

device.

TABLE 1-1:            DEVICE PERIPHERAL

                      SUMMARY

Peripheral                              PIC16(L)F1516  PIC16(L)F1517  PIC16(L)F1518  PIC16(L)F1519

Analog-to-Digital Converter (ADC)       ●              ●              ●              ●

Fixed Voltage Reference (FVR)           ●              ●              ●              ●

Temperature Indicator                   ●              ●              ●              ●

Capture/Compare/PWM Modules

                                CCP1    ●              ●              ●              ●

                                CCP2    ●              ●              ●              ●

EUSARTs

                             EUSART     ●              ●              ●              ●

Master Synchronous Serial Ports

                                MSSP    ●              ●              ●              ●

Timers

                             Timer0     ●              ●              ●              ●

                             Timer1     ●              ●              ●              ●

                             Timer2     ●              ●              ●              ●

DS40001452F-page 10                                                                                  2010-2016 Microchip Technology Inc.
                                                                               PIC16(L)F1516/7/8/9

FIGURE 1-1:      PIC16(L)F1516/7/8/9             BLOCK DIAGRAM

                                                 Program

                                                 Flash Memory

                                                                                       RAM  PORTA

OSC2/CLKOUT      Timing                                                                     PORTB

             Generation

OSC1/CLKIN       INTRC                           CPU

             Oscillator                                                                     PORTC

                                                 (Figure 2-1)

                 MCLR                                                                       PORTD(3)

                                                                                            PORTE(4)

                         CCP1          Timer0    Temp.         ADC             FVR

                                                 Indicator     10-Bit

                         CCP2          MSSP      Timer1        Timer2          EUSART

Note         1:  See applicable chapters for more information on peripherals.

             2:  See Table 1-1 for peripherals available on specific devices.

             3:  PIC16(L)F1517/9 only.

             4:  RE<2:0>, PIC16(L)F1517/9 only.

 2010-2016 Microchip Technology Inc.                                                       DS40001452F-page 11
PIC16(L)F1516/7/8/9

TABLE 1-2:          PINOUT DESCRIPTION

              Name             Function         Input  Output                             Description

                                                Type       Type

RA0/AN0/SS(2)                           RA0     TTL    CMOS      General purpose I/O.

                                        AN0     AN         —     ADC Channel 0 input.

                                          SS    ST         —     Slave Select input.

RA1/AN1                                 RA1     TTL    CMOS      General purpose I/O.

                                        AN1     AN         —     ADC Channel 1 input.

RA2/AN2                                 RA2     TTL    CMOS      General purpose I/O.

                                        AN2     AN         —     ADC Channel 2 input.

RA3/AN3/VREF+                           RA3     TTL    CMOS      General purpose I/O.

                                        AN3     AN         —     ADC Channel 3 input.

                               VREF+            AN         —     ADC Positive Voltage Reference input.

RA4/T0CKI                               RA4     TTL    CMOS      General purpose I/O.

                               T0CKI            ST         —     Timer0 clock input.

RA5/AN4/SS(1)/VCAP                      RA5     TTL    CMOS      General purpose I/O.

                                        AN4     AN         —     ADC Channel 4 input.

                                          SS    ST         —     Slave Select input.

                                        VCAP    Power  Power     Filter capacitor for Voltage Regulator (PIC16F1516/7/8/9 only).

RA6/OSC2/CLKOUT                         RA6     TTL    CMOS      General purpose I/O.

                                        OSC2    —      XTAL      Crystal/Resonator (LP, XT, HS modes).

                               CLKOUT           —      CMOS      FOSC/4 output.

RA7/OSC1/CLKIN                          RA7     TTL    CMOS      General purpose I/O.

                                        OSC1    XTAL       —     Crystal/Resonator (LP, XT, HS modes).

                               CLKIN            ST         —     External clock input (EC mode).

RB0/AN12/INT                            RB0     TTL    CMOS      General purpose I/O with IOC and WPU.

                                        AN12    AN         —     ADC Channel 12 input.

                                          INT   ST         —     External interrupt.

RB1/AN10                                RB1     TTL    CMOS      General purpose I/O with IOC and WPU.

                                        AN10    AN         —     ADC Channel 10 input.

RB2/AN8                                 RB2     TTL    CMOS      General purpose I/O with IOC and WPU.

                                        AN8     AN         —     ADC Channel 8 input.

RB3/AN9/CCP2(2)                         RB3     TTL    CMOS      General purpose I/O with IOC and WPU.

                                        AN9     AN         —     ADC Channel 9 input.

                                        CCP2    ST     CMOS      Capture/Compare/PWM 2.

RB4/AN11                                RB4     TTL    CMOS      General purpose I/O with IOC and WPU.

                                        AN11    AN         —     ADC Channel 11 input.

RB5/AN13/T1G                            RB5     TTL    CMOS      General purpose I/O with IOC and WPU.

                                        AN13    AN         —     ADC Channel 13 input.

                                        T1G     ST         —     Timer1 Gate input.

RB6/ICSPCLK                             RB6     TTL    CMOS      General purpose I/O with IOC and WPU.

                               ICSPCLK          ST     CMOS      In-Circuit Data I/O.

RB7/ICSPDAT                             RB7     TTL    CMOS      General purpose I/O with IOC and WPU.

                               ICSPDAT          ST     CMOS      ICSP™ Data I/O.

Legend:   AN   =  Analog input or output  CMOS = CMOS compatible input or output          OD          = Open-Drain
                                                                                          I2C         = Schmitt Trigger input with I2C
          TTL =   TTL compatible input    ST    = Schmitt Trigger input with CMOS levels

          HV   = High Voltage             XTAL  = Crystal                                               levels

Note  1:   Peripheral pin location selected using APFCON register (Register 12-1). Default location.

      2:   Peripheral pin location selected using APFCON register (Register 12-1). Alternate location.

      3:   PORTD and RE<2:0> available on PIC16(L)F1517/9 only.

DS40001452F-page 12                                                                        2010-2016 Microchip Technology Inc.
                                                                PIC16(L)F1516/7/8/9

TABLE 1-2:          PINOUT DESCRIPTION (CONTINUED)

              Name            Function        Input  Output                             Description

                                              Type   Type

RC0/SOSCO/T1CKI                        RC0    ST     CMOS     General purpose I/O.

                              SOSCO              —   XTAL     Secondary oscillator connection.

                                      T1CKI   ST          —   Timer1 clock input.

RC1/SOSCI/CCP2(1)                      RC1    ST     CMOS     General purpose I/O.

                              SOSCI              —   XTAL     Secondary oscillator connection.

                                      CCP2    ST     CMOS     Capture/Compare/PWM 2.

RC2/AN14/CCP1                          RC2    ST     CMOS     General purpose I/O.

                                       AN14   AN          —   ADC Channel 14 input.

                                      CCP1    ST     CMOS     Capture/Compare/PWM 1.

RC3/AN15/SCK/SCL                       RC3    ST     CMOS     General purpose I/O.

                                       AN15   AN          —   ADC Channel 15 input.

                                       SCK    ST     CMOS     SPI clock.

                                        SCL   I2C         OD  I2C clock.

RC4/AN16/SDI/SDA                       RC4    ST     CMOS     General purpose I/O.

                                       AN16   AN          —   ADC Channel 16 input.

                                        SDI   ST          —   SPI data input.

                                       SDA    I2C         OD  I2C data input/output.

RC5/AN17/SDO                           RC5    ST     CMOS     General purpose I/O.

                                       AN17   AN          —   ADC Channel 17 input.

                                       SDO       —   CMOS     SPI data output.

RC6/AN18/TX/CK                         RC6    ST     CMOS     General purpose I/O.

                                       AN18   AN          —   ADC Channel 18 input.

                                        TX       —   CMOS     USART asynchronous transmit.

                                        CK    ST     CMOS     USART synchronous clock.

RC7/AN19/RX/DT                         RC7    ST     CMOS     General purpose I/O.

                                       AN19   AN          —   ADC Channel 19 input.

                                        RX    ST          —   USART asynchronous input.

                                        DT    ST     CMOS     USART synchronous data.

RD0(3)/AN20                            RD0    ST     CMOS     General purpose I/O.

                                       AN20   AN          —   ADC Channel 20 input.

RD1(3)/AN21                            RD1    ST     CMOS     General purpose I/O.

                                       AN21   AN          —   ADC Channel 21 input.

RD2(3)/AN22                            RD2    ST     CMOS     General purpose I/O.

                                       AN22   AN          —   ADC Channel 22 input.

RD3(3)/AN23                            RD3    ST     CMOS     General purpose I/O.

                                       AN23   AN          —   ADC Channel 23 input.

RD4(3)/AN24                            RD4    ST     CMOS     General purpose I/O.

                                       AN24   AN          —   ADC Channel 24 input.

RD5(3)/AN25                            RD5    ST     CMOS     General purpose I/O.

                                       AN25   AN          —   ADC Channel 25 input.

RD6(3)/AN26                            RD6    ST     CMOS     General purpose I/O.

                                       AN26   AN          —   ADC Channel 26 input.

Legend:   AN  = Analog input or output  CMOS = CMOS compatible input or output          OD           = Open-Drain
                                                                                        I2C                                          I2C
          TTL = TTL compatible input    ST    = Schmitt Trigger input with CMOS levels               = Schmitt Trigger  input  with

          HV  = High Voltage            XTAL  =  Crystal                                               levels

Note  1:  Peripheral pin location selected using APFCON register (Register 12-1). Default location.

      2:  Peripheral pin location selected using APFCON register (Register 12-1). Alternate location.

      3:  PORTD and RE<2:0> available on PIC16(L)F1517/9 only.

 2010-2016 Microchip Technology Inc.                                                                          DS40001452F-page 13
PIC16(L)F1516/7/8/9

TABLE 1-2:          PINOUT DESCRIPTION (CONTINUED)

              Name            Function         Input  Output                             Description

                                               Type       Type

RD7(3)/AN27                            RD7     ST     CMOS      General purpose I/O.

                                       AN27    AN         —     ADC Channel 27 input.

RE0(3)/AN5                             RE0     ST     CMOS      General purpose I/O.

                                       AN5     AN         —     ADC Channel 5 input.

RE1(3)/AN6                             RE1     ST     CMOS      General purpose I/O.

                                       AN6     AN         —     ADC Channel 6 input.

RE2(3)/AN7                             RE2     ST     CMOS      General purpose I/O.

                                       AN7     AN         —     ADC Channel 7 input.

RE3/MCLR/VPP                           RE3     ST         —     General purpose input with WPU.

                              MCLR             ST         —     Master Clear with internal pull-up.

                                         VPP   HV         —     Programming voltage.

VDD                                      VDD   Power      —     Positive supply.

VSS                                      VSS   Power      —     Ground reference.

Legend:   AN  =  Analog input or output  CMOS = CMOS compatible input or output          OD            = Open-Drain
                                                                                         I2C                                           I2C
          TTL =  TTL compatible input    ST    = Schmitt Trigger input with CMOS levels                = Schmitt Trigger  input  with

          HV  = High Voltage             XTAL  = Crystal                                                 levels

Note  1:    Peripheral pin location selected using APFCON register (Register 12-1). Default location.

      2:    Peripheral pin location selected using APFCON register (Register 12-1). Alternate location.

      3:    PORTD and RE<2:0> available on PIC16(L)F1517/9 only.

DS40001452F-page 14                                                                       2010-2016 Microchip Technology Inc.
                                                                                      PIC16(L)F1516/7/8/9

2.0         ENHANCED MID-RANGE CPU                                            Relative          addressing      modes      are    available.     Two  File

This family of devices contain an enhanced mid-range                          Select            Registers      (FSRs)    provide   the  ability  to   read

8-bit CPU core. The CPU has 49 instructions. Interrupt                        program and data memory.

capability  includes  automatic    context       saving.         The          •       Automatic Interrupt Context Saving

hardware stack is 16 levels deep and has Overflow and                         •       16-level Stack with Overflow and Underflow

Underflow   Reset     capability.  Direct,      Indirect,        and          •       File Select Registers

                                                                              •       Instruction Set

FIGURE 2-1:               CORE BLOCK DIAGRAM

            15                 CCoonnfifgiguuraratitoionn

                                                                 15                                            Data Bus         8

                                                                     Program Counter

                                   Flash

                MUX                Program

                                   Memory                            186-LLeevveel lSStatacckk                  RAM

                                                                           (135-bit)

                   Program         14                                Program Memory                                    12  RAM Addr

                      Bus                                             Read (PMR)

                                                                                                               Addr MUX

                               IInnssttrruuccttiioonn Rreegg               7                                    Indirect

                                                              Direct Addr                                           Addr

                                                                                                5               12         12

                      15                                                                        BFSSRR Rreegg

                                                                                                                       FSR0reRgeg

                                                                                                FFSSRR1 rReegg

                           15                                                                                       SSTTAATTUUSSRreegg

                                                              8

                                                                      Power-up                     3                   MUX

                                                                      Timer

                                   Instruction                        Oscillator
                               DDeeccooddeea&nd
                                   Control                           Start-up Timer                             ALU

            OSC1/CLKIN                                                Power-on                  8
                                                                      Reset

     OSC2/CLKOUT                   Timing                             Watchdog                                  W reg
                                   Generation
                                                                      Timer

                                                                      Brown-out

                                                                      Reset

                                   Internal
                                   Oscillator

                                   Block

                                                                     VDD      VSS

 2010-2016 Microchip Technology Inc.                                                                                           DS40001452F-page 15
PIC16(L)F1516/7/8/9

2.1         Automatic Interrupt Context

            Saving

During    interrupts,  certain    registers  are  automatically

saved in shadow registers and restored when returning

from the interrupt. This saves stack space and user

code. See Section 7.5 “Automatic Context Saving”,

for more information.

2.2         16-Level Stack with Overflow and

            Underflow

These devices have an external stack memory 15 bits

wide and 16 words deep. A Stack Overflow or Under-

flow will set the appropriate bit (STKOVF or STKUNF)

in the PCON register, and if enabled will cause a soft-

ware Reset. See Section 3.6 “Stack” for more details.

2.3         File Select Registers

There are two 16-bit File Select Registers (FSR). FSRs

can   access  all  file  registers  and      program   memory,

which allows one Data Pointer for all memory. When an

FSR points to program memory, there is one additional

instruction cycle in instructions using INDF to allow the

data to be fetched. General purpose memory can now

also  be    addressed    linearly,  providing     the  ability  to

access contiguous data larger than 80 bytes. There are

also  new     instructions    to  support    the  FSRs.  See

Section 3.7 “Indirect Addressing” for more details.

2.4         Instruction Set

There are 49 instructions for the enhanced mid-range

CPU     to  support      the  features  of   the  CPU.   See

Section 24.0 “Instruction Set Summary” for more

details.

DS40001452F-page 16                                                  2010-2016 Microchip Technology Inc.
                                                                 PIC16(L)F1516/7/8/9

3.0       MEMORY ORGANIZATION                                    3.2      High-Endurance Flash

These devices contain the following types of memory:             This device has a 128-byte section of high-endurance

•  Program Memory                                                Program      Flash   Memory    (PFM)        in  lieu     of      data

   -  Configuration Words                                        EEPROM.      This    area  is  especially       well  suited     for

                                                                 nonvolatile  data    storage   that     is  expected         to  be

   -  Device ID                                                  updated frequently over the life of the end product.

   -  User ID                                                    See  Section 11.2          “Flash    Program             Memory

   -  Flash Program Memory                                       Overview”    for    more   information  on      writing  data    to

•  Data Memory                                                   PFM. See Section 3.2.1.2 “Indirect Read with FSR”

   -  Core Registers                                             for more information about using the FSR registers to

   -  Special Function Registers                                 read byte data stored in PFM.

   -  General Purpose RAM

   -  Common RAM

The following features are associated with access and

control of program memory and data memory:

•  PCL and PCLATH

•  Stack

•  Indirect Addressing

3.1       Program Memory Organization

The enhanced mid-range core has a 15-bit program

counter   capable      of  addressing  a  32K  x   14  program

memory    space.    Table 3-1     shows   the  memory     sizes

implemented for these devices. Accessing a location

above these boundaries will cause a wrap-around within

the implemented memory space. The Reset vector is at

0000h     and  the     interrupt  vector  is   at  0004h  (see

Figure 3-1 and Figure 3-2).

TABLE 3-1:             DEVICE SIZES AND ADDRESSES

               Device                  Program Memory            Last Program Memory            High-Endurance Flash

                                          Space (Words)          Address                    Memory Address Range (1)

   PIC16F1516

   PIC16LF1516                                 8,192                  1FFFh                         1F80h-1FFFh

   PIC16F1827

   PIC16LF1517

   PIC16F1939

   PIC16LF1518                                16,384                  3FFFh                         3F80h-3FFFh

   PIC16LF1933

   PIC16LF1519

      Note 1:  High-endurance Flash applies to the low byte of each address in the range.

 2010-2016 Microchip Technology Inc.                                                                 DS40001452F-page 17
PIC16(L)F1516/7/8/9

FIGURE 3-1:          PROGRAM MEMORY MAP       FIGURE 3-2:     PROGRAM MEMORY MAP

                     AND STACK FOR                            AND STACK FOR

                     PIC16(L)F1516/7                          PIC16(L)F1518/9

                     PC<14:0>                                 PC<14:0>

         CALL,  CALLW          15                      CALL,  CALLW          15

RETURN,         RETLW                         RETURN,         RETLW

Interrupt,      RETFIE                        Interrupt,      RETFIE

                     Stack Level 0                            Stack Level 0

                     Stack Level 1                            Stack Level 1

                     Stack Level 15                           Stack Level 15

                     Reset Vector      0000h                  Reset Vector        0000h

                     Interrupt Vector  0004h                  Interrupt Vector    0004h

                                       0005h                                      0005h

                       Page 0                                        Page 0

                                       07FFh                                      07FFh

                                       0800h                                      0800h

On-chip                Page 1                                        Page 1

Program                                0FFFh                                      0FFFh

Memory                                 1000h                                      1000h

                       Page 2                 On-chip                Page 2

                                       17FFh  Program                             17FFh

                                       1800h  Memory                              1800h

                       Page 3                                        Page 3

                                       1FFFh                                      1FFFh

                Rollover to Page 0     2000h                         Page 4       2000h

                                                                     Page 7       3FFFh

                                                              Rollover to Page 0  4000h

                Rollover to Page 3     7FFFh                  Rollover to Page 7  7FFFh

DS40001452F-page 18                                            2010-2016 Microchip Technology Inc.
                                                                     PIC16(L)F1516/7/8/9

3.2.1         READING PROGRAM MEMORY AS                              EXAMPLE 3-2:          ACCESSING PROGRAM

              DATA                                                                         MEMORY VIA FSR

There  are    two   methods        of  accessing    constants  in    constants

program memory. The first method is to use tables of                 DW    DATA0            ;First     constsnt

RETLW instructions. The second method is to set an                   DW    DATA1            ;Second      constant

FSR to point to the program memory.                                  DW    DATA2            ;

                                                                     DW    DATA3            ;

3.2.1.1           RETLW Instruction                                  my_function

                                                                     ;…    LOTS     OF  CODE…

The RETLW instruction can be used to provide access                  MOVLW        DATA_INDEX

to tables of constants. The recommended way to cre-                  MOVWF        LOW   constants

ate such a table is shown in Example 3-1.                            MOVWF        FSR1H

                                                                     MOVLW        HIGH   constants     ;MSB  is  set

EXAMPLE 3-1:              RETLW INSTRUCTION                                                            ;automatically

                                                                     MOVWF        FSR1H

constants                                                            BTFSC        STATUS,C         ;carry  from    ADDLW?

       BRW                         ;Add      Index  in  W  to        INCF         FSR1H,f          ;yes

                                   ;program    counter     to        MOVIW        0[FSR1]

                                   ;select     data                  ;THE  PROGRAM  MEMORY     IS  IN  W

       RETLW     DATA0             ;Index0     data

       RETLW     DATA1             ;Index1     data

       RETLW     DATA2

       RETLW     DATA3

my_function

       ;…   LOTS   OF   CODE…

       MOVLW            DATA_INDEX

       CALL   constants

       ;…   THE   CONSTANT     IS  IN  W

The    BRW   instruction  makes        this  type   of  table  very

simple to implement. If the code must remain portable

with previous generations of microcontrollers, then the

BRW instruction is not available so the older table read

method must be used.

3.2.1.2           Indirect Read with FSR

The program memory can be accessed as data by

setting bit 7 of the FSRxH register and reading the

matching INDFx register. The MOVIW instruction will

place the lower eight bits of the addressed word in the

W register. Writes to the program memory cannot be

performed     via  the  INDF       registers.  Instructions    that

access the program memory via the FSR require one

extra  instruction      cycle  to      complete.    Example 3-2

demonstrates accessing the program memory via an

FSR.

The HIGH directive will set bit<7> if a label points to a

location in program memory.

 2010-2016 Microchip Technology Inc.                                                                     DS40001452F-page 19
PIC16(L)F1516/7/8/9

3.3        Data Memory Organization                                 3.3.1           CORE REGISTERS

The data memory is partitioned in 32 memory banks                   The core registers contain the registers that directly

with  128  bytes      in  a   bank.  Each      bank  consists   of  affect the basic operation. The core registers occupy

(Figure 3-3):                                                       the  first  12   addresses  of  every  data  memory  bank

•  12 core registers                                                (addresses      x00h/x08h   through    x0Bh/x8Bh).   These

•  20 Special Function Registers (SFR)                              registers   are  listed  below  in  Table 3-2.  For  detailed

                                                                    information, see Table 3-7.

•  Up to 80 bytes of General Purpose RAM (GPR)

•  16 bytes of common RAM                                           TABLE 3-2:       CORE REGISTERS

The active bank is selected by writing the bank number

into the Bank Select Register (BSR). Unimplemented

memory     will   read    as  ‘0’.  All  data  memory      can  be                   Addresses             BANKx

accessed either directly (via instructions that use the                             x00h or x80h           INDF0

file  registers)  or    indirectly   via  the  two   File  Select                   x01h or x81h           INDF1

Registers        (FSR).       See    Section 3.7     “Indirect                      x02h or x82h           PCL

Addressing” for more information.                                                   x03h or x83h         STATUS

Data Memory uses a 12-bit address. The upper five bits                              x04h or x84h           FSR0L

of the address define the Bank address, and the lower                               x05h or x85h           FSR0H

seven bits select the individual SFR, GPR and common                                x06h or x86h           FSR1L

RAM locations in that bank.                                                         x07h or x87h           FSR1H

                                                                                    x08h or x88h           BSR

                                                                                    x09h or x89h           WREG

                                                                                    x0Ah or x8Ah         PCLATH

                                                                                    x0Bh or x8Bh           INTCON

DS40001452F-page 20                                                                   2010-2016 Microchip Technology Inc.
                                                                        PIC16(L)F1516/7/8/9

3.3.1.1              STATUS Register                                    For example, CLRF        STATUS will clear the upper three

The STATUS register, shown in Register 3-1, contains:                   bits and set the Z bit. This leaves the STATUS register

•  the arithmetic status of the ALU                                     as ‘000u       u1uu’ (where u = unchanged).

•  the Reset status                                                     It is recommended, therefore, that only BCF,                 BSF,

                                                                        SWAPF and MOVWF instructions are used to alter the

The STATUS register can be the destination for any                      STATUS register, because these instructions do not

instruction,     like  any  other   register.  If  the  STATUS          affect     any  Status   bits.  For    other  instructions   not

register is the destination for an instruction that affects             affecting      any   Status   bits  (Refer    to  Section 24.0

the Z, DC or C bits, then the write to these three bits is              “Instruction Set Summary”).

disabled. These bits are set or cleared according to the                Note 1:         The C and DC bits operate as Borrow

device logic. Furthermore, the TO and PD bits are not                                   and Digit Borrow out bits, respectively, in

writable. Therefore, the result of an instruction with the                              subtraction.

STATUS register as destination may be different than

intended.

3.4              Register Definitions: Status

REGISTER 3-1:               STATUS: STATUS REGISTER

           U-0              U-0            U-0              R-1/q       R-1/q             R/W-0/u           R/W-0/u        R/W-0/u

           —                —                  —            TO          PD                    Z                DC(1)           C(1)

   bit 7                                                                                                                             bit  0

   Legend:

   R = Readable bit                 W = Writable bit               U = Unimplemented bit, read as ‘0’

   u = Bit is unchanged             x = Bit is unknown             -n/n = Value at POR and BOR/Value at all other Resets

   ‘1’ = Bit is set                 ‘0’ = Bit is cleared           q = Value depends on condition

   bit  7-5            Unimplemented: Read as ‘0’

   bit  4              TO: Time-out bit

                       1 = After power-up, CLRWDT instruction or SLEEP instruction

                       0 = A WDT time-out occurred

   bit  3              PD: Power-down bit

                       1 = After power-up or by the CLRWDT instruction

                       0 = By execution of the SLEEP instruction

   bit  2              Z: Zero bit

                       1 = The result of an arithmetic or logic operation is zero

                       0 = The result of an arithmetic or logic operation is not zero

   bit  1              DC: Digit Carry/Digit Borrow bit(1)

                       1 = A carry-out from the 4th low-order bit of the result occurred

                       0 = No carry-out from the 4th low-order bit of the result

   bit  0              C: Carry/Borrow bit(1)

                       1 = A carry-out from the Most Significant bit of the result occurred

                       0 = No carry-out from the Most Significant bit of the result occurred

   Note      1:  For Borrow, the polarity is reversed. A subtraction is executed by adding       the    two’s  complement  of  the

                 second operand.

 2010-2016 Microchip Technology Inc.                                                                          DS40001452F-page 21
PIC16(L)F1516/7/8/9

3.4.1          SPECIAL FUNCTION REGISTER                        FIGURE 3-3:               BANKED MEMORY

The Special Function Registers are registers used by                                      PARTITIONING

the  application  to  control  the  desired    operation    of

peripheral functions in the device. The Special Function        7-bit Bank Offset         Memory Region

Registers occupy the 20 bytes after the core registers of

every    data   memory   bank      (addresses  x0Ch/x8Ch                       00h

through x1Fh/x9Fh). The registers associated with the

operation  of   the   peripherals   are  described  in    the                                 Core Registers

appropriate peripheral chapter of this data sheet.                             0Bh             (12 bytes)

3.4.2          GENERAL PURPOSE RAM                                             0Ch

There are up to 80 bytes of GPR in each data memory                                 Special Function Registers

bank. The Special Function Registers occupy the 20                                        (20 bytes maximum)

bytes after the core registers of every data memory                            1Fh

bank (addresses x0Ch/x8Ch through x1Fh/x9Fh).                                  20h

3.4.2.1         Linear Access to GPR

The    general  purpose  RAM       can   be  accessed   in  a

non-banked method via the FSRs. This can simplify

access to large memory structures. See Section 3.7.2

“Linear Data Memory” for more information.                                                General Purpose RAM

3.4.3          COMMON RAM                                                                 (80 bytes maximum)

There are 16 bytes of common RAM accessible from all

banks.

                                                                               6Fh

                                                                               70h

                                                                                              Common RAM

                                                                                               (16 bytes)

                                                                               7Fh

                                                                3.4.4  DEVICE MEMORY MAPS

                                                                The    memory    maps     for  PIC16(L)F1516/7        and

                                                                PIC16(L)F1518/9     are   as   shown  in   Table 3-3  and

                                                                Table 3-4, respectively.

DS40001452F-page 22                                                                  2010-2016 Microchip Technology Inc.
 2010-2016 Microchip Technology Inc.  TABLE 3-3:             PIC16(L)F1516/7 MEMORY MAP

                                                 BANK 0               BANK 1                BANK 2                BANK 3                BANK 4                BANK 5                BANK 6                 BANK 7

                                       000h                     080h                  100h                  180h                  200h                  280h                  300h                   380h

                                                Core Registers        Core Registers        Core Registers        Core Registers        Core Registers        Core Registers        Core Registers         Core Registers

                                                 (Table 3-2)          (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)            (Table 3-2)

                                       00Bh                     08Bh                  10Bh                  18Bh                  20Bh                  28Bh                  30Bh                   38Bh

                                       00Ch      PORTA          08Ch        TRISA     10Ch  LATA            18Ch  ANSELA          20Ch  —               28Ch  —               30Ch  —                38Ch  —

                                       00Dh      PORTB          08Dh        TRISB     10Dh  LATB            18Dh  ANSELB          20Dh  WPUB            28Dh  —               30Dh  —                38Dh  —

                                       00Eh      PORTC          08Eh        TRISC     10Eh  LATC            18Eh  ANSELC          20Eh  —               28Eh  —               30Eh  —                38Eh  —

                                       00Fh      PORTD(1)       08Fh  TRISD(1)        10Fh  LATD(1)         18Fh  ANSELD(1)       20Fh  —               28Fh  —               30Fh  —                38Fh  —

                                       010h      PORTE          090h        TRISE     110h  LATE(1)         190h  ANSELE(1)       210h  WPUE            290h  —               310h  —                390h  —

                                       011h      PIR1           091h        PIE1      111h  —               191h  PMADRL          211h  SSPBUF          291h  CCPR1L          311h  —                391h  —

                                       012h      PIR2           092h        PIE2      112h  —               192h  PMADRH          212h  SSPADD          292h  CCPR1H          312h  —                392h  —

                                       013h      —              093h        —         113h  —               193h  PMDATL          213h  SSPMSK          293h  CCP1CON         313h  —                393h  —

                                       014h      —              094h        —         114h  —               194h  PMDATH          214h  SSPSTAT         294h  —               314h  —                394h  IOCBP

                                       015h      TMR0           095h  OPTION_REG      115h  —               195h  PMCON1          215h  SSPCON1         295h  —               315h  —                395h  IOCBN

                                       016h      TMR1L          096h        PCON      116h  BORCON          196h  PMCON2          216h  SSPCON2         296h  —               316h  —                396h  IOCBF

                                       017h      TMR1H          097h  WDTCON          117h  FVRCON          197h  VREGCON(2)      217h  SSPCON3         297h  —               317h  —                397h  —

                                       018h      T1CON          098h        —         118h  —               198h  —               218h  —               298h  CCPR2L          318h  —                398h  —

                                       019h      T1GCON         099h  OSCCON          119h  —               199h  RCREG           219h  —               299h  CCPR2H          319h  —                399h  —

                                       01Ah      TMR2           09Ah  OSCSTAT         11Ah  —               19Ah  TXREG           21Ah  —               29Ah  CCP2CON         31Ah  —                39Ah  —

                                       01Bh      PR2            09Bh  ADRESL          11Bh  —               19Bh  SPBRG           21Bh  —               29Bh  —               31Bh  —                39Bh  —

                                       01Ch      T2CON          09Ch  ADRESH          11Ch  —               19Ch  SPBRGH          21Ch  —               29Ch  —               31Ch  —                39Ch  —

                                       01Dh      —              09Dh  ADCON0          11Dh  APFCON          19Dh  RCSTA           21Dh  —               29Dh  —               31Dh  —                39Dh  —

                                       01Eh      —              09Eh  ADCON1          11Eh  —               19Eh  TXSTA           21Eh  —               29Eh  —               31Eh  —                39Eh  —

                                       01Fh      —              09Fh        —         11Fh  —               19Fh  BAUDCON         21Fh  —               29Fh  —               31Fh  —                39Fh  —

                                       020h                     0A0h                  120h                  1A0h                  220h                  2A0h                  320h  General Purpose  3A0h                  PIC16(L)F1516/7/8/9

                                                 General              General               General               General               General               General               Register

                                                 Purpose              Purpose               Purpose               Purpose               Purpose               Purpose         32Fh  16 Bytes               Unimplemented

                                                 Register             Register              Register              Register              Register              Register        330h  Unimplemented          Read as ‘0’

                                                 80 Bytes             80 Bytes              80 Bytes              80 Bytes              80 Bytes              80 Bytes              Read as ‘0’

                                       06Fh                     0EFh                  16Fh                  1EFh                  26Fh                  2EFh                  36Fh                   3EFh

                                       070h                     0F0h  Common RAM      170h  Common RAM      1F0h  Common RAM      270h  Common RAM      2F0h  Common RAM      370h  Common RAM       3F0h  Common RAM

                                                Common RAM            (Accesses             (Accesses             (Accesses             (Accesses             (Accesses             (Accesses              (Accesses

                                       07Fh                     0FFh  70h – 7Fh)      17Fh  70h – 7Fh)      1FFh  70h – 7Fh)      27Fh  70h – 7Fh)      2FFh  70h – 7Fh)      37Fh  70h – 7Fh)       3FFh  70h – 7Fh)

                                       Legend:         = Unimplemented data memory locations, read as ‘0’.

                                       Note  1:  PIC16F/LF1516/7/8/9 only.

DS40001452F-page 23                          2:  PIC16F1516/7 only.
DS40001452F-page 24                    TABLE 3-3:            PIC16(L)F1516/7 MEMORY MAP (CONTINUED)                                                                                                                          PIC16(L)F1516/7/8/9

                                                BANK 8                BANK 9                BANK 10                  BANK 11               BANK 12               BANK 13               BANK 14               BANK 15

                                       400h                     480h                  500h                     580h                  600h                  680h                  700h                  780h

                                                Core Registers        Core Registers        Core Registers           Core Registers        Core Registers        Core Registers        Core Registers        Core Registers

                                                (Table 3-2)           (Table 3-2)           (Table 3-2)              (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)

                                       40Bh                     48Bh                  50Bh                     58Bh                  60Bh                  68Bh                  70Bh                  78Bh

                                       40Ch                     48Ch                  50Ch                     58Ch                  60Ch                  68Ch                  70Ch                  78Ch

                                                Unimplemented         Unimplemented         Unimplemented            Unimplemented         Unimplemented         Unimplemented         Unimplemented         Unimplemented

                                                Read as ‘0’           Read as ‘0’           Read as ‘0’              Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’

                                       46Fh                     4EFh                  56Fh                     5EFh                  66Fh                  6EFh                  76Fh                  7EFh

                                       470h     Common RAM      4F0h  Common RAM      570h  Common RAM         5F0h  Common RAM      670h  Common RAM      6F0h  Common RAM      770h  Common RAM      7F0h  Common RAM

                                                (Accesses             (Accesses             (Accesses                (Accesses             (Accesses             (Accesses             (Accesses             (Accesses

                                       47Fh     70h – 7Fh)      4FFh  70h – 7Fh)      57Fh  70h – 7Fh)         5FFh  70h – 7Fh)      67Fh  70h – 7Fh)      6FFh  70h – 7Fh)      77Fh  70h – 7Fh)      7FFh  70h – 7Fh)

                                                BANK 16               BANK 17               BANK 18                  BANK 19               BANK 20               BANK 21               BANK 22               BANK 23

                                       800h                     880h                  900h                     980h                  A00h                  A80h                  B00h                  B80h

                                                Core Registers        Core Registers        Core Registers           Core Registers        Core Registers        Core Registers        Core Registers        Core Registers

                                                (Table 3-2)           (Table 3-2)           (Table 3-2)              (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)

                                       80Bh                     88Bh                  90Bh                     98Bh                  A0Bh                  A8Bh                  B0Bh                  B8Bh

                                       80Ch                     88Ch                  90Ch                     98Ch                  A0Ch                  A8Ch                  B0Ch                  B8Ch

                                                Unimplemented         Unimplemented         Unimplemented            Unimplemented         Unimplemented         Unimplemented         Unimplemented         Unimplemented

                                                Read as ‘0’           Read as ‘0’           Read as ‘0’              Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’

                                       86Fh                     8EFh                  96Fh                     9EFh                  A6Fh                  AEFh                  B6Fh                  BEFh

                                       870h     Common RAM      8F0h  Common RAM      970h  Common RAM         9F0h  Common RAM      A70h  Common RAM      AF0h  Common RAM      B70h  Common RAM      BF0h  Common RAM

                                                (Accesses             (Accesses             (Accesses                (Accesses             (Accesses             (Accesses             (Accesses             (Accesses

                                       87Fh     70h – 7Fh)      8FFh  70h – 7Fh)      97Fh  70h – 7Fh)         9FFh  70h – 7Fh)      A7Fh  70h – 7Fh)      AFFh  70h – 7Fh)      B7Fh  70h – 7Fh)      BFFh  70h – 7Fh)

                                                BANK 24               BANK 25               BANK 26                  BANK 27               BANK 28               BANK 29               BANK 30

                                       C00h                     C80h                  D00h                     D80h                  E00h                  E80h                  F00h

                                                Core Registers        Core Registers        Core Registers           Core Registers        Core Registers        Core Registers        Core Registers

                                                (Table 3-2)           (Table 3-2)           (Table 3-2)              (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)

 2010-2016 Microchip Technology Inc.  C0Bh                     C8Bh                  D0Bh                     D8Bh                  E0Bh                  E8Bh                  F0Bh

                                       C0Ch                     C8Ch                  D0Ch                     D8Ch                  E0Ch                  E8Ch                  F0Ch

                                                Unimplemented         Unimplemented         Unimplemented            Unimplemented         Unimplemented         Unimplemented         Unimplemented

                                                Read as ‘0’           Read as ‘0’           Read as ‘0’              Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’

                                       C6Fh                     CEFh                  D6Fh                     DEFh                  E6Fh                  EEFh                  F6Fh

                                       C70h     Common RAM      CF0h  Common RAM      D70h  Common RAM         DF0h  Common RAM      E70h  Common RAM      EF0h  Common RAM      F70h  Common RAM

                                                (Accesses             (Accesses             (Accesses                (Accesses             (Accesses             (Accesses             (Accesses

                                                70h – 7Fh)      CFFh  70h – 7Fh)      D7Fh  70h – 7Fh)         DFFh  70h – 7Fh)      E7Fh  70h – 7Fh)      EFFh  70h – 7Fh)      F7Fh  70h – 7Fh)

                                       C7Fh

                                       Legend:     = Unimplemented data memory        locations, read as ‘0’.
 2010-2016 Microchip Technology Inc.  TABLE 3-3:  PIC16(L)F1516/7 MEMORY                       MAP  (CONTINUED)

                                                   Bank 31

                                          F80h

                                                   Core Registers

                                                   (Table 3-2)

                                          F8Bh

                                          F8Ch

                                                   Unimplemented

                                                   Read as ‘0’

                                          FE3h

                                          FE4h     STATUS_SHAD

                                          FE5h     WREG_SHAD

                                          FE6h     BSR_SHAD

                                          FE7h     PCLATH_SHAD

                                          FE8h     FSR0L_SHAD

                                          FE9h     FSR0H_SHAD

                                          FEAh     FSR1L_SHAD

                                          FEBh     FSR1H_SHAD

                                          FECh     —

                                          FEDh     STKPTR

                                          FEEh     TOSL

                                          FEFh     TOSH

                                          FF0h     Common RAM

                                                   (Accesses                                                      PIC16(L)F1516/7/8/9

                                                   70h – 7Fh)

                                          FFFh

                                       =  Unimplemented data memory locations,  read  as  ‘0’,

DS40001452F-page 25
DS40001452F-page 26                    TABLE 3-4:             PIC16(L)F1518/9 MEMORY MAP                                                                                                                                  PIC16(L)F1516/7/8/9

                                                 BANK 0               BANK 1                BANK 2                BANK 3                BANK 4                BANK 5                BANK 6                BANK 7

                                       000h                     080h                  100h                  180h                  200h                  280h                  300h                  380h

                                                Core Registers        Core Registers        Core Registers        Core Registers        Core Registers        Core Registers        Core Registers        Core Registers

                                                 (Table 3-2)          (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)

                                       00Bh                     08Bh                  10Bh                  18Bh                  20Bh                  28Bh                  30Bh                  38Bh

                                       00Ch      PORTA          08Ch  TRISA           10Ch  LATA            18Ch  ANSELA          20Ch  —               28Ch  —               30Ch  —               38Ch  —

                                       00Dh      PORTB          08Dh  TRISB           10Dh  LATB            18Dh  ANSELB          20Dh  WPUB            28Dh  —               30Dh  —               38Dh  —

                                       00Eh      PORTC          08Eh  TRISC           10Eh  LATC            18Eh  ANSELC          20Eh  —               28Eh  —               30Eh  —               38Eh  —

                                       00Fh      PORTD(1)       08Fh  TRISD(1)        10Fh  LATD(1)         18Fh  ANSELD(1)       20Fh  —               28Fh  —               30Fh  —               38Fh  —

                                       010h      PORTE          090h  TRISE           110h  LATE(1)         190h  ANSELE(1)       210h  WPUE            290h  —               310h  —               390h  —

                                       011h      PIR1           091h  PIE1            111h  —               191h  PMADRL          211h  SSPBUF          291h  CCPR1L          311h  —               391h  —

                                       012h      PIR2           092h  PIE2            112h  —               192h  PMADRH          212h  SSPADD          292h  CCPR1H          312h  —               392h  —

                                       013h      —              093h  —               113h  —               193h  PMDATL          213h  SSPMSK          293h  CCP1CON         313h  —               393h  —

                                       014h      —              094h  —               114h  —               194h  PMDATH          214h  SSPSTAT         294h  —               314h  —               394h  IOCBP

                                       015h      TMR0           095h  OPTION_REG      115h  —               195h  PMCON1          215h  SSPCON1         295h  —               315h  —               395h  IOCBN

                                       016h      TMR1L          096h  PCON            116h  BORCON          196h  PMCON2          216h  SSPCON2         296h  —               316h  —               396h  IOCBF

                                       017h      TMR1H          097h  WDTCON          117h  FVRCON          197h  VREGCON(2)      217h  SSPCON3         297h  —               317h  —               397h  —

                                       018h      T1CON          098h  —               118h  —               198h  —               218h  —               298h  CCPR2L          318h  —               398h  —

                                       019h      T1GCON         099h  OSCCON          119h  —               199h  RCREG           219h  —               299h  CCPR2H          319h  —               399h  —

                                       01Ah      TMR2           09Ah  OSCSTAT         11Ah  —               19Ah  TXREG           21Ah  —               29Ah  CCP2CON         31Ah  —               39Ah  —

                                       01Bh      PR2            09Bh  ADRESL          11Bh  —               19Bh  SPBRG           21Bh  —               29Bh  —               31Bh  —               39Bh  —

                                       01Ch      T2CON          09Ch  ADRESH          11Ch  —               19Ch  SPBRGH          21Ch  —               29Ch  —               31Ch  —               39Ch  —

                                       01Dh      —              09Dh  ADCON0          11Dh  APFCON          19Dh  RCSTA           21Dh  —               29Dh  —               31Dh  —               39Dh  —

                                       01Eh      —              09Eh  ADCON1          11Eh  —               19Eh  TXSTA           21Eh  —               29Eh  —               31Eh  —               39Eh  —

                                       01Fh      —              09Fh  —               11Fh  —               19Fh  BAUDCON         21Fh  —               29Fh  —               31Fh  —               39Fh  —

                                       020h                     0A0h                  120h                  1A0h                  220h                  2A0h                  320h                  3A0h

                                                 General              General               General               General               General               General               General               General

                                                 Purpose              Purpose               Purpose               Purpose               Purpose               Purpose               Purpose               Purpose

                                                 Register             Register              Register              Register              Register              Register              Register              Register

                                                 80 Bytes             80 Bytes              80 Bytes              80 Bytes              80 Bytes              80 Bytes              80 Bytes              80 Bytes

                                       06Fh                     0EFh                  16Fh                  1EFh                  26Fh                  2EFh                  36Fh                  3EFh

 2010-2016 Microchip Technology Inc.  070h                     0F0h                  170h                  1F0h                  270h                  2F0h                  370h                  3F0h

                                                Common RAM            Accesses              Accesses              Accesses              Accesses              Accesses              Accesses              Accesses

                                                                      70h – 7Fh             70h – 7Fh             70h – 7Fh             70h – 7Fh             70h – 7Fh             70h – 7Fh             70h – 7Fh

                                       07Fh                     0FFh                  17Fh                  1FFh                  27Fh                  2FFh                  37Fh                  3FFh

                                       Legend:         = Unimplemented data memory locations, read as ‘0’.

                                       Note  1:  DSTEMP only.

                                             2:  PIC16F1518/9 only.
 2010-2016 Microchip Technology Inc.  TABLE 3-5:         PIC16(L)F1518/9 MEMORY MAP (CONTINUED)

                                             BANK 8                BANK 9                BANK 10               BANK 11               BANK 12                BANK 13               BANK 14               BANK 15

                                       400h                  480h                  500h                  580h                  600h                   680h                  700h                  780h

                                             Core Registers        Core Registers        Core Registers        Core Registers        Core Registers         Core Registers        Core Registers        Core Registers

                                             (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)            (Table 3-2)           (Table 3-2)           (Table 3-2)

                                       40Bh                  48Bh                  50Bh                  58Bh                  60Bh                   68Bh                  70Bh                  78Bh

                                       40Ch                  48Ch                  50Ch                  58Ch                  60Ch                   68Ch                  70Ch                  78Ch

                                             Unimplemented         Unimplemented         Unimplemented         Unimplemented         Unimplemented          Unimplemented         Unimplemented         Unimplemented

                                             Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’            Read as ‘0’           Read as ‘0’           Read as ‘0’

                                       41Fh                  49Fh                  51Fh                  59Fh                  61Fh                   69Fh                  71Fh                  79Fh

                                       420h                  4A0h                  520h                  5A0h                  620h  General Purpose  6A0h                  720h                  7A0h

                                             General               General               General               General               Register

                                             Purpose               Purpose               Purpose               Purpose         64Fh  48 Bytes               Unimplemented         Unimplemented         Unimplemented

                                             Register              Register              Register              Register        650h                         Read as ‘0’           Read as ‘0’           Read as ‘0’

                                             80 Bytes              80 Bytes              80 Bytes              80 Bytes              Unimplemented

                                       46Fh                  4EFh                  56Fh                  5EFh                  66Fh  Read as ‘0’      6EFh                  76Fh                  7EFh

                                       470h  Common RAM      4F0h  Common RAM      570h  Common RAM      5F0h  Common RAM      670h  Common RAM       6F0h  Common RAM      770h  Common RAM      7F0h  Common RAM

                                             (Accesses             (Accesses             (Accesses             (Accesses             (Accesses              (Accesses             (Accesses             (Accesses

                                       47Fh  70h – 7Fh)      4FFh  70h – 7Fh)      57Fh  70h – 7Fh)      5FFh  70h – 7Fh)      67Fh  70h – 7Fh)       6FFh  70h – 7Fh)      77Fh  70h – 7Fh)      7FFh  70h – 7Fh)

                                             BANK 16               BANK 17               BANK 18               BANK 19               BANK 20                BANK 21               BANK 22               BANK 23

                                       800h                  880h                  900h                  980h                  A00h                   A80h                  B00h                  B80h

                                             Core Registers        Core Registers        Core Registers        Core Registers        Core Registers         Core Registers        Core Registers        Core Registers

                                             (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)            (Table 3-2)           (Table 3-2)           (Table 3-2)

                                       80Bh                  88Bh                  90Bh                  98Bh                  A0Bh                   A8Bh                  B0Bh                  B8Bh

                                       80Ch                  88Ch                  90Ch                  98Ch                  A0Ch                   A8Ch                  B0Ch                  B8Ch                  PIC16(L)F1516/7/8/9

                                             Unimplemented         Unimplemented         Unimplemented         Unimplemented         Unimplemented          Unimplemented         Unimplemented         Unimplemented

                                             Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’            Read as ‘0’           Read as ‘0’           Read as ‘0’

                                       86Fh                  8EFh                  96Fh                  9EFh                  A6Fh                   AEFh                  B6Fh                  BEFh

                                       870h  Common RAM      8F0h  Common RAM      970h  Common RAM      9F0h  Common RAM      A70h  Common RAM       AF0h  Common RAM      B70h  Common RAM      BF0h  Common RAM

                                             (Accesses             (Accesses             (Accesses             (Accesses             (Accesses              (Accesses             (Accesses             (Accesses

                                       87Fh  70h – 7Fh)      8FFh  70h – 7Fh)      97Fh  70h – 7Fh)      9FFh  70h – 7Fh)      A7Fh  70h – 7Fh)       AFFh  70h – 7Fh)      B7Fh  70h – 7Fh)      BFFh  70h – 7Fh)

DS40001452F-page 27
DS40001452F-page 28                    TABLE 3-6:            PIC16(L)F1518/9 MEMORY MAP (CONTINUED)                                                                                                       PIC16(L)F1516/7/8/9

                                                BANK 24               BANK 25                     BANK 26               BANK 27               BANK 28               BANK 29               BANK 30

                                       C00h                     C80h                  D00h                        D80h                  E00h                  E80h                  F00h

                                                Core Registers        Core Registers              Core Registers        Core Registers        Core Registers        Core Registers        Core Registers

                                                (Table 3-2)           (Table 3-2)                 (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)           (Table 3-2)

                                       C0Bh                     C8Bh                  D0Bh                        D8Bh                  E0Bh                  E8Bh                  F0Bh

                                       C0Ch                     C8Ch                  D0Ch                        D8Ch                  E0Ch                  E8Ch                  F0Ch

                                                Unimplemented         Unimplemented               Unimplemented         Unimplemented         Unimplemented         Unimplemented         Unimplemented

                                                Read as ‘0’           Read as ‘0’                 Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’           Read as ‘0’

                                       C6Fh                     CEFh                  D6Fh                        DEFh                  E6Fh                  EEFh                  F6Fh

                                       C70h     Common RAM      CF0h  Common RAM      D70h        Common RAM      DF0h  Common RAM      E70h  Common RAM      EF0h  Common RAM      F70h  Common RAM

                                                (Accesses             (Accesses                   (Accesses             (Accesses             (Accesses             (Accesses             (Accesses

                                                70h – 7Fh)      CFFh  70h – 7Fh)      D7Fh        70h – 7Fh)      DFFh  70h – 7Fh)      E7Fh  70h – 7Fh)      EFFh  70h – 7Fh)      F7Fh  70h – 7Fh)

                                       C7Fh

                                                   Bank 31

                                       F80h

                                                Core Registers

                                                (Table 3-2)

                                       F8Bh

                                       F8Ch

                                                Unimplemented

                                                Read as ‘0’

                                       FE3h

                                       FE4h     STATUS_SHAD

                                       FE5h     WREG_SHAD

                                       FE6h     BSR_SHAD

                                       FE7h     PCLATH_SHAD

                                       FE8h     FSR0L_SHAD

                                       FE9h     FSR0H_SHAD

                                       FEAh     FSR1L_SHAD

 2010-2016 Microchip Technology Inc.  FEBh     FSR1H_SHAD

                                       FECh        —

                                       FEDh        STKPTR

                                       FEEh        TOSL

                                       FEFh        TOSH

                                       FF0h     Common RAM

                                                (Accesses

                                                70h – 7Fh)

                                       FFFh

                                       Legend:     = Unimplemented    data  memory    locations,  read  as  ‘0’.
                                                                              PIC16(L)F1516/7/8/9

3.4.5         CORE FUNCTION REGISTERS

              SUMMARY

The Core Function registers listed in Table 3-7 can be

addressed from any Bank.

TABLE 3-7:       CORE FUNCTION REGISTERS SUMMARY

Addr       Name  Bit 7    Bit 6             Bit 5               Bit 4  Bit 3        Bit 2  Bit 1              Bit 0        Value on    Value on all

                                                                                                                           POR, BOR    other Resets

Bank 0-31

x00h or  INDF0   Addressing this location uses contents of FSR0H/FSR0L to address data memory                              xxxx  xxxx  uuuu  uuuu

x80h             (not a physical register)

x01h or  INDF1   Addressing this location uses contents of FSR1H/FSR1L to address data memory                              xxxx  xxxx  uuuu  uuuu

x81h             (not a physical register)

x02h or  PCL     Program Counter (PC) Least Significant Byte                                                               0000  0000  0000  0000

x82h

x03h or  STATUS  —        —                 —                   TO     PD           Z          DC             C            ---1  1000  ---q  quuu

x83h

x04h or  FSR0L   Indirect Data Memory Address 0 Low Pointer                                                                0000  0000  uuuu  uuuu

x84h

x05h or  FSR0H   Indirect Data Memory Address 0 High Pointer                                                               0000  0000  0000  0000

x85h

x06h or  FSR1L   Indirect Data Memory Address 1 Low Pointer                                                                0000  0000  uuuu  uuuu

x86h

x07h or  FSR1H   Indirect Data Memory Address 1 High Pointer                                                               0000  0000  0000  0000

x87h

x08h or  BSR     —        —                 —                   BSR4   BSR3         BSR2   BSR1               BSR0         ---0  0000  ---0  0000

x88h

x09h or  WREG    Working Register                                                                                          0000  0000  uuuu  uuuu

x89h

x0Ah or  PCLATH  —        Write Buffer for the upper 7 bits of the Program Counter                                         -000  0000  -000  0000

x8Ah

x0Bh or  INTCON  GIE      PEIE              TMR0IE              INTE   IOCIE  TMR0IF       INTF               IOCIF        0000  0000  0000  0000

x8Bh

Legend:       x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as ‘0’,  r  = reserved.

              Shaded locations are unimplemented, read as ‘0’.

 2010-2016 Microchip Technology Inc.                                                                                      DS40001452F-page 29
PIC16(L)F1516/7/8/9

3.4.6         SPECIAL FUNCTION REGISTERS

              SUMMARY

The Special Function registers are listed in Table 3-8.

TABLE 3-8:         SPECIAL FUNCTION REGISTER SUMMARY

                                                                                                                         Value on    Value on

Addr         Name    Bit 7                 Bit 6  Bit 5         Bit 4     Bit 3       Bit 2      Bit 1      Bit 0        POR, BOR    all other

                                                                                                                                     Resets

Bank 0

00Ch   PORTA         PORTA Data Latch when written: PORTA pins when read                                                 xxxx  xxxx  uuuu  uuuu

00Dh   PORTB         PORTB Data Latch when written: PORTB pins when read                                                 xxxx  xxxx  uuuu  uuuu

00Eh   PORTC         PORTC Data Latch when written: PORTC pins when read                                                 xxxx  xxxx  uuuu  uuuu

00Fh   PORTD         PORTD Data Latch when written: PORTD pins when read                                                 xxxx  xxxx  uuuu  uuuu

010h   PORTE         —                     —      —               —       RE3         RE2(3)     RE1(3)     RE0(3)       ----  xxxx  ----  uuuu

011h   PIR1          TMR1GIF               ADIF   RCIF          TXIF      SSPIF       CCP1IF     TMR2IF     TMR1IF       0000  0000  0000  0000

012h   PIR2          OSFIF                 —      —               —       BCLIF       —          —          CCP2IF       0---  0--0  0---  0--0

013h   —             Unimplemented                                                                                       —           —

014h   —             Unimplemented                                                                                       —           —

015h   TMR0          Holding Register for the 8-bit Timer0 Count                                                         xxxx  xxxx  uuuu  uuuu

016h   TMR1L         Holding Register for the Least Significant Byte of the 16-bit TMR1 Count                            xxxx  xxxx  uuuu  uuuu

017h   TMR1H         Holding Register for the Most Significant Byte of the 16-bit TMR1 Count                             xxxx  xxxx  uuuu  uuuu

018h   T1CON         TMR1CS<1:0>                  T1CKPS<1:0>             T1OSCEN     T1SYNC     —          TMR1ON       0000  00-0  uuuu  uu-u

019h   T1GCON        TMR1GE           T1GPOL      T1GTM         T1GSPM    T1GGO/      T1GVAL     T1GSS<1:0>              0000  0x00  uuuu  uxuu

                                                                          DONE

01Ah   TMR2          Timer 2 Module Register                                                                             0000  0000  0000  0000

01Bh   PR2           Timer 2 Period Register                                                                             1111  1111  1111  1111

01Ch   T2CON         —                            T2OUTPS<3:0>                        TMR2ON     T2CKPS<1:0>             -000  0000  -000  0000

01Dh   —             Unimplemented                                                                                       —           —

01Eh   —             Unimplemented                                                                                       —           —

01Fh   —             Unimplemented                                                                                       —           —

Bank 1

08Ch   TRISA         PORTA Data Direction Register                                                                       1111  1111  1111  1111

08Dh   TRISB         PORTB Data Direction Register                                                                       1111  1111  1111  1111

08Eh   TRISC         PORTC Data Direction Register                                                                       1111  1111  1111  1111

08Fh   TRISD(2)      PORTD Data Direction Register                                                                       1111  1111  1111  1111

090h   TRISE         —                     —      —               —       —(3)        TRISE2(2)  TRISE1(2)  TRISE0(2)    ----  1111  ----  1111

091h   PIE1          TMR1GIE          ADIE        RCIE          TXIE      SSPIE       CCP1IE     TMR2IE     TMR1IE       0000  0000  0000  0000

092h   PIE2          OSFIE                 —      —               —       BCLIE       —          —          CCP2IE       0---  0--0  0---  0--0

093h   —             Unimplemented                                                                                       —           —

094h   —             Unimplemented                                                                                       —           —

095h   OPTION_REG    WPUEN            INTEDG      TMR0CS        TMR0SE    PSA                    PS<2:0>                 1111  1111  1111  1111

096h   PCON          STKOVF           STKUNF      —             RWDT      RMCLR       RI         POR        BOR          00-1  11qq  qq-q  qquu

097h   WDTCON        —                     —                              WDTPS<4:0>                        SWDTEN       --01  0110  --01  0110

098h   —             Unimplemented                                                                                       —           —

099h   OSCCON        —                               IRCF<3:0>                        —          SCS<1:0>                -011  1-00  -011  1-00

09Ah   OSCSTAT       SOSCR                 —      OSTS          HFIOFR    —           —          LFIOFR     HFIOFS       0-q0  --00  q-qq  --0q

09Bh   ADRESL        ADC Result Register Low                                                                             xxxx  xxxx  uuuu  uuuu

09Ch   ADRESH        ADC Result Register High                                                                            xxxx  xxxx  uuuu  uuuu

09Dh   ADCON0        —                                          CHS<4:0>                         GO/DONE    ADON         -000  0000  -000  0000

09Eh   ADCON1        ADFM                         ADCS<2:0>               —           —          ADPREF<1:0>             0000  --00  0000  --00

09Fh   —             Unimplemented                                                                                       —           —

Legend:       x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as ‘0’, r = reserved.

              Shaded locations are unimplemented, read as ‘0’.

Note   1:     PIC16F1516/7/8/9 only.

       2:     PIC16(L)F1517/9 only.

       3:     Unimplemented, read as ‘1’.

DS40001452F-page 30                                                                               2010-2016 Microchip Technology Inc.
                                                                               PIC16(L)F1516/7/8/9

TABLE 3-8:        SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

                                                                                                                       Value on    Value on

Addr        Name  Bit 7                  Bit 6  Bit 5         Bit 4  Bit 3              Bit 2  Bit 1   Bit 0           POR, BOR    all other

                                                                                                                                   Resets

Bank 2

10Ch  LATA        PORTA Data Latch                                                                                     xxxx  xxxx  uuuu  uuuu

10Dh  LATB        PORTB Data Latch                                                                                     xxxx  xxxx  uuuu  uuuu

10Eh  LATC        PORTC Data Latch                                                                                     xxxx  xxxx  uuuu  uuuu

10Fh  LATD(2)     PORTD Data Latch                                                                                     xxxx  xxxx  uuuu  uuuu

110h  LATE(2)     —                      —      —             —          —              LATE2  LATE1   LATE0           ----  -xxx  ----  -uuu

111h

to    —           Unimplemented                                                                                        —           —

115h

116h  BORCON      SBOREN            BORFS       —             —          —              —      —       BORRDY          10--  ---q  uu--  ---u

117h  FVRCON      FVREN             FVRRDY      TSEN          TSRNG      —              —      ADFVR<1:0>              0q00  --00  0q00  --00

118h

to    —           Unimplemented                                                                                        —           —

11Ch

11Dh  APFCON      —                      —      —             —          —              —      SSSEL   CCP2SEL         ----  --00  ----  --00

11Eh  —           Unimplemented                                                                                        —           —

11Fh  —           Unimplemented                                                                                        —           —

Bank 3

18Ch  ANSELA      —                      —      ANSA5         —      ANSA3     ANSA2           ANSA1   ANSA0           --1-  1111  --1-  1111

18Dh  ANSELB      —                      —      ANSB5         ANSB4  ANSB3     ANSB2           ANSB1   ANSB0           --11  1111  --11  1111

18Eh  ANSELC      ANSC7             ANSC6       ANSC5         ANSC4  ANSC3     ANSC2           —       —               1111  11--  1111  11--

18Fh  ANSELD(2)   ANSD7             ANSD6       ANSD5         ANSD4  ANSD3     ANSD2           ANSD1   ANSD0           1111  1111  1111  1111

190h  ANSELE(2)   —                      —      —             —          —     ANSE2           ANSE1   ANSE0           ----  -111  ----  -111

191h  PMADRL      Program Memory Address Register Low Byte                                                             0000  0000  0000  0000

192h  PMADRH      —(3)              Program Memory Address Register High Byte                                          1000  0000  1000  0000

193h  PMDATL      Program Memory Data Register Low Byte                                                                xxxx  xxxx  uuuu  uuuu

194h  PMDATH      —                      —      Program Memory Data Register High Byte                                 --xx  xxxx  --uu  uuuu

195h  PMCON1      —(3)              CFGS        LWLO          FREE   WRERR     WREN            WR      RD              1000  x000  1000  q000

196h  PMCON2      Program Memory control register 2                                                                    0000  0000  0000  0000

197h  VREGCON(1)  —                      —      —             —          —              —      VREGPM  Reserved        ----  --01  ----  --01

198h  —           Unimplemented                                                                                        —           —

199h  RCREG       USART Receive Data Register                                                                          0000  0000  0000  0000

19Ah  TXREG       USART Transmit Data Register                                                                         0000  0000  0000  0000

19Bh  SPBRG                                                   BRG<7:0>                                                 0000  0000  0000  0000

19Ch  SPBRGH                                                  BRG<15:8>                                                0000  0000  0000  0000

19Dh  RCSTA       SPEN                   RX9    SREN          CREN   ADDEN              FERR   OERR    RX9D            0000  000x  0000  000x

19Eh  TXSTA       CSRC                   TX9    TXEN          SYNC   SENDB              BRGH   TRMT    TX9D            0000  0010  0000  0010

19Fh  BAUDCON     ABDOVF            RCIDL       —             SCKP   BRG16              —      WUE     ABDEN           01-0  0-00  01-0  0-00

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as ‘0’, r = reserved.

            Shaded locations are unimplemented, read as ‘0’.

Note  1:    PIC16F1516/7/8/9 only.

      2:    PIC16(L)F1517/9 only.

      3:    Unimplemented, read as ‘1’.

 2010-2016 Microchip Technology Inc.                                                                                  DS40001452F-page 31
PIC16(L)F1516/7/8/9

TABLE 3-8:       SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

                                                                                                                          Value on    Value on

Addr       Name      Bit 7                Bit 6  Bit 5         Bit 4      Bit 3  Bit 2  Bit 1                  Bit 0      POR, BOR    all other

                                                                                                                                      Resets

Bank 4

20Ch  —              Unimplemented                                                                                        —           —

20Dh  WPUB           WPUB7           WPUB6       WPUB5         WPUB4      WPUB3  WPUB2  WPUB1                  WPUB0      1111  1111  1111  1111

20Eh  —              Unimplemented                                                                                        —           —

20Fh  —              Unimplemented                                                                                        —           —

210h  WPUE           —                    —      —             —          WPUE3  —      —                      —          ----  1---  ----  1---

211h  SSPBUF         Synchronous Serial Port Receive Buffer/Transmit Register                                             xxxx  xxxx  uuuu  uuuu

212h  SSPADD         Synchronous Serial Port (I2C mode) Address Register                                                  0000  0000  0000  0000

213h  SSPMSK         Synchronous Serial Port (I2C mode) Address Mask Register                                             1111  1111  1111  1111

214h  SSPSTAT        SMP                  CKE    D/A           P           S     R/W    UA                     BF         0000  0000  0000  0000

215h  SSPCON1        WCOL            SSPOV       SSPEN         CKP               SSPM<3:0>                                0000  0000  0000  0000

216h  SSPCON2        GCEN            ACKSTAT     ACKDT         ACKEN      RCEN   PEN    RSEN                   SEN        0000  0000  0000  0000

217h  SSPCON3        ACKTIM          PCIE        SCIE          BOEN       SDAHT  SBCDE  AHEN                   DHEN       0000  0000  0000  0000

218h

to    —              Unimplemented                                                                                        —           —

21Fh

Bank 5

28Ch

to    —              Unimplemented                                                                                        —           —

290h

291h  CCPR1L         Capture/Compare/PWM Register 1 (LSB)                                                                 xxxx  xxxx  uuuu  uuuu

292h  CCPR1H         Capture/Compare/PWM Register 1 (MSB)                                                                 xxxx  xxxx  uuuu  uuuu

293h  CCP1CON        —                    —      DC1B<1:0>                       CCP1M<3:0>                               --00  0000  --00  0000

294h

to    —              Unimplemented                                                                                        —           —

297h

298h  CCPR2L         Capture/Compare/PWM Register 2 (LSB)                                                                 xxxx  xxxx  uuuu  uuuu

299h  CCPR2H         Capture/Compare/PWM Register 2 (MSB)                                                                 xxxx  xxxx  uuuu  uuuu

29Ah  CCP2CON        —                    —      DC2B<1:0>                       CCP2M<3:0>                               --00  0000  --00  0000

29Bh

to    —              Unimplemented                                                                                        —           —

29Fh

Bank 6

30Ch

to    —              Unimplemented                                                                                        —           —

31Fh

Bank 7

38Ch

to    —              Unimplemented                                                                                        —           —

393h

394h  IOCBN                                                    IOCBP<7:0>                                                 0000  0000  0000  0000

395h  IOCBN                                                    IOCBN<7:0>                                                 0000  0000  0000  0000

396h  IOCBF                                                    IOCBF<7:0>                                                 0000  0000  0000  0000

397h

to    —              Unimplemented                                                                                        —           —

39Fh

Bank 8-30

x0Ch

or

x8Ch

to    —              Unimplemented                                                                                        —           —

x1Fh

or

x9Fh

Legend:      x = unknown, u = unchanged, q = value depends on condition, - = unimplemented, read as ‘0’, r  =  reserved.

             Shaded locations are unimplemented, read as ‘0’.

Note  1:     PIC16F1516/7/8/9 only.

      2:     PIC16(L)F1517/9 only.

      3:     Unimplemented, read as ‘1’.

DS40001452F-page 32                                                                          2010-2016 Microchip Technology Inc.
                                                                                     PIC16(L)F1516/7/8/9

TABLE 3-8:         SPECIAL FUNCTION REGISTER SUMMARY (CONTINUED)

                                                                                                                                  Value on    Value on

Addr        Name   Bit 7                 Bit 6  Bit 5         Bit 4    Bit 3               Bit 2        Bit 1          Bit 0      POR, BOR    all other

                                                                                                                                              Resets

Bank 31

F8Ch

to    —            Unimplemented                                                                                                  —           —

FE3h

FE4h  STATUS_SHAD  —                     —      —             —        —                    Z           DC             C          ----  -xxx  ----  -uuu

FE5h  WREG_SHAD    Working Register Shadow                                                                                        xxxx  xxxx  uuuu  uuuu

FE6h  BSR_SHAD     —                     —      —             Bank Select Register Shadow                                         ---x  xxxx  ---u  uuuu

FE7h  PCLATH_SHAD  —                Program Counter Latch High Register Shadow                                                    -xxx  xxxx  uuuu  uuuu

FE8h  FSR0L_SHAD   Indirect Data Memory Address 0 Low Pointer Shadow                                                              xxxx  xxxx  uuuu  uuuu

FE9h  FSR0H_SHAD   Indirect Data Memory Address 0 High Pointer Shadow                                                             xxxx  xxxx  uuuu  uuuu

FEAh  FSR1L_SHAD   Indirect Data Memory Address 1 Low Pointer Shadow                                                              xxxx  xxxx  uuuu  uuuu

FEBh  FSR1H_SHAD   Indirect Data Memory Address 1 High Pointer Shadow                                                             xxxx  xxxx  uuuu  uuuu

FECh  —            Unimplemented                                                                                                  —           —

FEDh  STKPTR       —                     —      —             Current Stack pointer                                               ---1  1111  ---1  1111

FEEh  TOSL         Top of Stack Low byte                                                                                          xxxx  xxxx  uuuu  uuuu

FEFh  TOSH         —                Top of Stack High byte                                                                        -xxx  xxxx  -uuu  uuuu

Legend:     x = unknown, u = unchanged, q = value depends on condition, - = unimplemented,        read  as ‘0’,  r  =  reserved.

            Shaded locations are unimplemented, read as ‘0’.

Note  1:    PIC16F1516/7/8/9 only.

      2:    PIC16(L)F1517/9 only.

      3:    Unimplemented, read as ‘1’.

 2010-2016 Microchip Technology Inc.                                                                                             DS40001452F-page 33
PIC16(L)F1516/7/8/9

3.5     PCL and PCLATH                                                        3.5.2        COMPUTED GOTO

The Program Counter (PC) is 15 bits wide. The low byte                        A computed GOTO is accomplished by adding an offset to

comes from the PCL register, which is a readable and                          the program counter (ADDWF     PCL). When performing a

writable register. The high byte (PC<14:8>) is not directly                   table read using a computed GOTO method, care should

readable or writable and comes from PCLATH. On any                            be exercised if the table location crosses a PCL memory

Reset,  the  PC     is  cleared.       Figure 3-4     shows  the        five  boundary (each 256-byte block). Refer to the Application

situations for the loading of the PC.                                         Note AN556, Implementing a Table Read (DS00556).

FIGURE 3-4:                    LOADING OF PC IN                               3.5.3        COMPUTED FUNCTION CALLS

                               DIFFERENT SITUATIONS                           A computed function CALL allows programs to maintain

                                                                              tables of functions and provide another way to execute

             14     PCH                PCL         0  Instruction with        state machines or look-up tables. When performing a

        PC                                                 PCL as             table  read  using  a    computed   function   CALL,    care

                                                      Destination             should be exercised if the table location crosses a PCL

             6      7          0       8                                      memory boundary (each 256-byte block).

     PCLATH                            ALU Result                             If using the CALL instruction, the PCH<2:0> and PCL

                                                                              registers  are   loaded  with  the  operand    of  the  CALL

             14     PCH                PCL         0                          instruction. PCH<6:3> is loaded with PCLATH<6:3>.

        PC                                            GOTO,  CALL

                                                                              The CALLW instruction enables computed calls by com-

             6   4             0   11                                         bining PCLATH and W to form the destination address.

     PCLATH                        OPCODE <10:0>                              A computed CALLW is accomplished by loading the W

                                                                              register with the desired address and executing CALLW.

             14     PCH                PCL         0                          The PCL register is loaded with the value of W and

        PC                                                 CALLW              PCH is loaded with PCLATH.

             6      7          0       8                                      3.5.4        BRANCHING

     PCLATH                            W

                                                                              The branching instructions add an offset to the PC.

             14     PCH                PCL         0                          This allows relocatable code and code that crosses

        PC                                                 BRW                page boundaries. There are two forms of branching,

                                                                              BRW and BRA. The PC will have incremented to fetch

                               15                                             the next instruction in both cases. When using either

                               PC + W                                         branching instruction, a PCL memory boundary may be

                                                                              crossed.

             14     PCH                PCL         0                          If  using  BRW,  load  the  W  register  with  the  desired

        PC                                                 BRA                unsigned address and execute BRW. The entire PC will

                               15                                             be loaded with the address PC + 1 + W.

                        PC  +  OPCODE  <8:0>                                  If using BRA, the entire PC will be loaded with PC + 1 +,

                                                                              the signed value of the operand of the BRA instruction.

3.5.1        MODIFYING PCL

Executing any instruction with the PCL register as the

destination  simultaneously            causes         the    Program

Counter PC<14:8> bits (PCH) to be replaced by the

contents of the PCLATH register. This allows the entire

contents of the program counter to be changed by writ-

ing the desired upper seven bits to the PCLATH regis-

ter. When the lower eight bits are written to the PCL

register, all 15 bits of the program counter will change

to the values contained in the PCLATH register and

those being written to the PCL register.

DS40001452F-page 34                                                                                2010-2016 Microchip Technology Inc.
                                                                           PIC16(L)F1516/7/8/9

3.6    Stack                                                               3.6.1       ACCESSING THE STACK

All  devices   have   a  16-level x 15-bit  wide      hardware             The stack is available through the TOSH, TOSL and

stack  (refer  to    Figures 3-5    through 3-8).     The   stack          STKPTR registers. STKPTR is the current value of the

space is not part of either program or data space. The                     Stack Pointer. TOSH:TOSL register pair points to the

PC is PUSHed onto the stack when CALL or CALLW                             TOP of the stack. Both registers are read/writable. TOS

instructions   are   executed     or  an   interrupt  causes  a            is split into TOSH and TOSL due to the 15-bit size of

branch. The stack is POPed in the event of a RETURN,                       the  PC.    To  access      the  stack,  adjust   the   value  of

RETLW or a RETFIE instruction execution. PCLATH is                         STKPTR,     which     will  position     TOSH:TOSL,     then

not affected by a PUSH or POP operation.                                   read/write to TOSH:TOSL. STKPTR is five bits to allow

The stack operates as a circular buffer if the STVREN                      detection of overflow and underflow.

bit is programmed to ‘0’ (Configuration Words). This                       Note:       Care should be taken when modifying the

means that after the stack has been PUSHed 16 times,                                   STKPTR while interrupts are enabled.

the 17th PUSH overwrites the value that was stored                         During normal program operation, CALL,             CALLW and

from the first PUSH. The 18th PUSH overwrites the                          Interrupts  will  increment      STKPTR          while  RETLW,

second PUSH (and so on). The STKOVF and STKUNF                             RETURN, and RETFIE will decrement STKPTR. At any

flag bits will be set on an Overflow/Underflow, regard-                    time STKPTR can be inspected to see how much stack

less of whether the Reset is enabled.                                      is left. The STKPTR always points at the currently used

     Note 1:   There     are  no    instructions/mnemonics                 place on the stack. Therefore, a CALL or CALLW                 will

               called PUSH or POP. These are actions                       increment the STKPTR and then write the PC, and a

               that  occur    from    the  execution  of    the            return will unload the PC and then decrement STKPTR.

               CALL,     CALLW,       RETURN,  RETLW and                   Reference       Figure 3-5  through 3-8   for     examples     of

               RETFIE instructions or the vectoring to                     accessing the stack.

               an interrupt address.

FIGURE 3-5:              ACCESSING THE STACK EXAMPLE 1

               TOSH:TOSL                              0x0F                        STKPTR = 0x1F        Stack Reset Disabled

                                                                                                       (STVREN = 0)

                                                      0x0E

                                                      0x0D

                                                      0x0C

                                                      0x0B

                                                      0x0A                        Initial Stack Configuration:

                                                      0x09

                                                      0x08                        After Reset, the stack is empty. The

                                                                                  empty stack is initialized so the Stack

                                                      0x07                        Pointer is pointing at 0x1F. If the Stack

                                                                                  Overflow/Underflow Reset is enabled, the

                                                      0x06                        TOSH/TOSL registers will return ‘0’. If

                                                                                  the Stack Overflow/Underflow Reset is

                                                      0x05                        disabled, the TOSH/TOSL registers will

                                                      0x04                        return the contents of stack address 0x0F.

                                                      0x03

                                                      0x02

                                                      0x01

                                                      0x00

               TOSH:TOSL                              0x1F         0x0000         STKPTR = 0x1F        Stack Reset Enabled

                                                                                                       (STVREN = 1)

 2010-2016 Microchip Technology Inc.                                                                               DS40001452F-page 35
PIC16(L)F1516/7/8/9

FIGURE  3-6:         ACCESSING  THE STACK EXAMPLE     2

                                0x0F

                                0x0E

                                0x0D

                                0x0C

                                0x0B

                                0x0A

                                0x09                     This figure shows the stack configuration

                                0x08                     after the first CALL or a single interrupt.

                                                         If a RETURN instruction is executed, the

                                0x07                     return address will be placed in the

                                                         Program Counter and the Stack Pointer

                                0x06                     decremented to the empty state (0x1F).

                                0x05

                                0x04

                                0x03

                                0x02

                                0x01

        TOSH:TOSL               0x00  Return Address     STKPTR = 0x00

FIGURE  3-7:         ACCESSING  THE STACK EXAMPLE     3

                                0x0F

                                0x0E

                                0x0D

                                0x0C                     After seven CALLs or six CALLs and an

                                0x0B                     interrupt, the stack looks like the figure

                                                         on the left.  A series of RETURN instructions

                                0x0A                     will repeatedly place the return addresses

                                0x09                     into the Program Counter and pop the stack.

                                0x08

                                0x07

        TOSH:TOSL               0x06  Return Address     STKPTR = 0x06

                                0x05  Return Address

                                0x04  Return Address

                                0x03  Return Address

                                0x02  Return Address

                                0x01  Return Address

                                0x00  Return Address

DS40001452F-page 36                                                      2010-2016 Microchip Technology  Inc.
                                                                              PIC16(L)F1516/7/8/9

FIGURE         3-8:          ACCESSING        THE  STACK EXAMPLE 4

                                                   0x0F      Return  Address

                                                   0x0E      Return  Address

                                                   0x0D      Return  Address

                                                   0x0C      Return  Address

                                                   0x0B      Return  Address

                                                   0x0A      Return  Address  When the stack is full, the next CALL or

                                                   0x09      Return  Address  an interrupt will set the Stack Pointer to

                                                                              0x10.  This is identical to address 0x00

                                                   0x08      Return  Address  so the stack will wrap and overwrite the

                                                   0x07      Return  Address  return address at 0x00. If the Stack

                                                                              Overflow/Underflow Reset is enabled, a

                                                   0x06      Return  Address  Reset will occur and location 0x00 will

                                                                              not be overwritten.

                                                   0x05      Return  Address

                                                   0x04      Return  Address

                                                   0x03      Return  Address

                                                   0x02      Return  Address

                                                   0x01      Return  Address

               TOSH:TOSL                           0x00      Return  Address  STKPTR = 0x10

3.6.2          OVERFLOW/UNDERFLOW RESET

If  the  STVREN         bit  in  Configuration     Words     is

programmed to ‘1’, the device will be reset if the stack

is PUSHed beyond the 16th level or POPed beyond the

first  level,  setting  the  appropriate  bits  (STKOVF      or

STKUNF, respectively) in the PCON register.

3.7      Indirect Addressing

The INDFn registers are not physical registers. Any

instruction that accesses an INDFn register actually

accesses the register at the address specified by the

File   Select  Registers     (FSR).  If  the  FSRn  address

specifies one of the two INDFn registers, the read will

return ‘0’ and the write will not occur (though Status bits

may be affected). The FSRn register value is created

by the pair FSRnH and FSRnL.

The FSR registers form a 16-bit address that allows an

addressing space with 65536 locations. These locations

are divided into three memory regions:

•   Traditional Data Memory

•   Linear Data Memory

•   Program Flash Memory

 2010-2016 Microchip Technology Inc.                                                              DS40001452F-page 37
PIC16(L)F1516/7/8/9

FIGURE 3-9:          INDIRECT ADDRESSING

                                          0x0000  0x0000

                                                  Traditional

                                                  Data Memory

                                          0x0FFF  0x0FFF

                                          0x1000  Reserved

                                          0x1FFF

                                          0x2000

                                                  Linear

                                                  Data Memory

                                          0x29AF

                                          0x29B0  Reserved

                     FSR                  0x7FFF

                     Address              0x8000

                     Range                        0x0000

                                                  Program

                                                  Flash Memory

                              0xFFFF              0x7FFF

Note:        Not all memory regions are completely implemented. Consult device memory tables for memory limits.

DS40001452F-page 38                                              2010-2016 Microchip Technology Inc.
                                                                          PIC16(L)F1516/7/8/9

3.7.1  TRADITIONAL DATA MEMORY

The  traditional  data  memory  is     a  region  from   FSR

address 0x000 to FSR address 0xFFF. The addresses

correspond to the absolute addresses of all SFR, GPR

and common registers.

FIGURE 3-10:            TRADITIONAL DATA MEMORY                     MAP

                  Direct Addressing                                              Indirect Addressing

4      BSR        0     6       From Opcode       0           7           FSRxH        0  7           FSRxL  0

                                                                 0  0  0  0

            Bank Select              Location Select                      Bank Select                 Location Select

                                          00000   00001  00010               11111

                                0x00

                                0x7F

                                          Bank 0  Bank 1 Bank 2              Bank 31

 2010-2016 Microchip Technology Inc.                                                                 DS40001452F-page 39
PIC16(L)F1516/7/8/9

3.7.2          LINEAR DATA MEMORY                             3.7.3       PROGRAM FLASH MEMORY

The    linear  data  memory     is  the  region  from    FSR  To    make  constant   data        access  easier,  the     entire

address 0x2000 to FSR address 0x29AF. This region is          program Flash memory is mapped to the upper half of

a virtual region that points back to the 80-byte blocks of    the FSR address space. When the MSB of FSRnH is

GPR memory in all the banks.                                  set,   the  lower  15  bits  are   the  address     in  program

Unimplemented memory reads as 0x00. Use of the                memory which will be accessed through INDF. Only the

linear data memory region allows buffers to be larger         lower eight bits of each memory location is accessible

than 80 bytes because incrementing the FSR beyond             via INDF. Writing to the program Flash memory cannot

one bank will go directly to the GPR memory of the next       be     accomplished    via   the   FSR/INDF        interface.  All

bank.                                                         instructions that access program Flash memory via the

The 16 bytes of common memory are not included in             FSR/INDF    interface        will  require     one      additional

the linear data memory region.                                instruction cycle to complete.

FIGURE 3-11:               LINEAR DATA MEMORY                 FIGURE 3-12:                 PROGRAM FLASH

                           MAP                                                             MEMORY MAP

                                                                  7  FSRnH           0     7          FSRnL       0

7         FSRnH      0     7        FSRnL        0                1

0      0  1

                                                                          Location Select                0x8000   0x0000

          Location Select                0x2000  0x020

                                                 Bank 0

                                                 0x06F

                                                 0x0A0

                                                 Bank 1                                                           Program

                                                 0x0EF                                                            Flash

                                                 0x120                                                            Memory

                                                 Bank 2                                                           (low 8

                                                 0x16F                                                            bits)

                                                 0xF20

                                                 Bank 30                                                 0xFFFF   0x7FFF

                                         0x29AF  0xF6F

DS40001452F-page 40                                                                   2010-2016 Microchip Technology Inc.
                                                             PIC16(L)F1516/7/8/9

4.0        DEVICE CONFIGURATION

Device configuration consists of Configuration Words,

Code Protection and Device ID.

4.1        Configuration Words

There are several Configuration Word bits that allow

different  oscillator  and  memory     protection  options.

These are implemented as Configuration Word 1 at

8007h and Configuration Word 2 at 8008h.

Note:      The DEBUG bit in Configuration Words is

           managed          automatically     by   device

           development      tools  including  debuggers

           and     programmers.    For     normal  device

           operation, this bit should be maintained as

           a ‘1’.

 2010-2016 Microchip Technology Inc.                        DS40001452F-page 41
PIC16(L)F1516/7/8/9

4.2           Register Definitions: Configuration Words

REGISTER 4-1:                   CONFIG1: CONFIGURATION WORD 1

                                                  R/P-1          R/P-1                R/P-1            R/P-1                     R/P-1      U-1

                                                  FCMEN          IESO           CLKOUTEN               BOREN<1:0>                           —

                                         bit 13                                                                                                    bit 8

         R/P-1              R/P-1                 R/P-1          R/P-1                R/P-1            R/P-1                     R/P-1      R/P-1

          CP                MCLRE                 PWRTE                  WDTE<1:0>                                               FOSC<2:0>

bit 7                                                                                                                                              bit 0

Legend:

R = Readable bit                         P = Programmable bit                  U = Unimplemented bit, read as ‘1’

‘0’ = Bit is cleared                     ‘1’ = Bit is set                      -n = Value when blank or after Bulk Erase

bit  13               FCMEN: Fail-Safe Clock Monitor Enable bit

                      1 = Fail-Safe Clock Monitor is enabled

                      0 = Fail-Safe Clock Monitor is disabled

bit  12               IESO: Internal External Switchover bit

                      1 = Internal/External Switchover mode is enabled

                      0 = Internal/External Switchover mode is disabled

bit  11               CLKOUTEN: Clock Out Enable bit

                      If FOSC Configuration bits are set to LP, XT, HS modes:

                            This bit is ignored, CLKOUT function is disabled. Oscillator function on the CLKOUT pin.

                      All other FOSC modes:

                            1=  CLKOUT function is disabled. I/O function on the CLKOUT pin.

                            0=  CLKOUT function is enabled on the CLKOUT pin

bit  10-9             BOREN<1:0>: Brown-out Reset Enable bits

                      11 = BOR enabled

                      10 = BOR enabled during operation and disabled in Sleep

                      01 = BOR controlled by SBOREN bit of the BORCON register

                      00 = BOR disabled

bit  8                Unimplemented: Read as ‘1’

bit  7                CP: Code Protection bit

                      1 = Program memory code protection is disabled

                      0 = Program memory code protection is enabled

bit  6                MCLRE: MCLR/VPP Pin Function Select bit

                      If LVP bit = 1:

                            This bit is ignored.

                      If LVP bit = 0:

                            1=  MCLR/VPP pin function is MCLR; Weak pull-up enabled.

                            0=  MCLR/VPP pin function is digital input; MCLR internally disabled; Weak pull-up under control of

                                WPUE3 bit.

bit  5                PWRTE: Power-up Timer Enable bit

                      1=     PWRT disabled

                      0=     PWRT enabled

bit  4-3              WDTE<1:0>: Watchdog Timer Enable bit

                      11 =   WDT enabled

                      10 =   WDT enabled while running and disabled in Sleep

                      01 =   WDT controlled by the SWDTEN bit in the WDTCON register

                      00 =   WDT disabled

bit  2-0              FOSC<2:0>: Oscillator Selection bits

                      111 =     ECH: External Clock, High-Power mode (4-20 MHz): device clock supplied to CLKIN pin

                      110 =     ECM: External Clock, Medium-Power mode (0.5-4 MHz): device clock supplied to CLKIN pin

                      101 =     ECL: External Clock, Low-Power mode (0-0.5 MHz): device clock supplied to CLKIN pin

                      100 =     INTOSC oscillator: I/O function on CLKIN pin

                      011 =     EXTRC oscillator: External RC circuit connected to CLKIN pin

                      010 =     HS oscillator: High-speed crystal/resonator connected between OSC1 and OSC2 pins

                      001 =     XT oscillator: Crystal/resonator connected between OSC1 and OSC2 pins

                      000 =     LP oscillator: Low-power crystal connected between OSC1 and OSC2 pins

DS40001452F-page 42                                                                                     2010-2016 Microchip                Technology Inc.
                                                                                     PIC16(L)F1516/7/8/9

REGISTER 4-2:             CONFIG2: CONFIGURATION WORD 2

                                               R/P-1                 R/P-1           R/P-1  R/P-1                              R/P-1            U-1

                                               LVP                DEBUG              LPBOR  BORV                               STVREN           —

                                       bit 13                                                                                                          bit 8

          U-1         U-1                      U-1                   R/P-1           U-1    U-1                                R/P-1            R/P-1

          —           —                        —                  VCAPEN(1)          —      —                                         WRT<1:0>

bit 7                                                                                                                                                  bit 0

Legend:

R = Readable bit                       P = Programmable bit                         U = Unimplemented bit, read as ‘1’

‘0’ = Bit is cleared                   ‘1’ = Bit is set                             -n = Value when blank or after Bulk Erase

bit  13               LVP: Low-Voltage Programming Enable bit

                      1 = Low-voltage programming enabled

                      0 = High-voltage on MCLR must be used for programming

bit  12               DEBUG: In-Circuit Debugger Mode bit

                      1 = In-Circuit Debugger disabled, ICSPCLK and ICSPDAT are general purpose I/O pins

                      0 = In-Circuit Debugger enabled, ICSPCLK and ICSPDAT are dedicated to the debugger

bit  11               LPBOR: Low-Power BOR

                      1 = Low-Power BOR is disabled

                      0 = Low-Power BOR is enabled

bit  10               BORV: Brown-out Reset Voltage Selection bit(2)

                      1 = Brown-out Reset voltage (Vbor), low trip point selected.

                      0 = Brown-out Reset voltage (Vbor), high trip point selected.

bit  9                STVREN: Stack Overflow/Underflow Reset Enable bit

                      1 = Stack Overflow or Underflow will cause a Reset

                      0 = Stack Overflow or Underflow will not cause a Reset

bit  8-5              Unimplemented: Read as ‘1’

bit  4                VCAPEN: Voltage Regulator Capacitor Enable bits(1)

                      If PIC16LF1516/7/8/9 (regulator disabled):

                      These bits are ignored. All VCAP pin functions are disabled.

                      If PIC16F1516/7/8/9 (regulator enabled):

                      0=    VCAP functionality is enabled on RA5

                      1=    All VCAP pin functions are disabled

bit  3-2              Unimplemented: Read as ‘1’

bit  1-0              WRT<1:0>: Flash Memory Self-Write Protection bits

                      8 kW Flash memory (PIC16(L)F1516/7 only):

                      11 =  Write protection off

                      10 =  000h to 1FFh write-protected, 200h to 1FFFh may be modified by PMCON control

                      01 =  000h to FFFh write-protected, 1000h to 1FFFh may be modified by PMCON control

                      00 =  000h to 1FFFh write-protected, no addresses may be modified by PMCON control

                      16 kW Flash memory (PIC16(L)F1518/9 only):

                      11 =  Write protection off

                      10 =  000h to 1FFh write-protected, 200h to 3FFFh may be modified by PMCON control

                      01 =  000h to 1FFFh write-protected, 2000h to 3FFFh may be modified by PMCON control

                      00 =  000h to 3FFFh write-protected, no addresses may be modified by PMCON control

Note      1:   PIC16F1516/7/8/9 only.

          2:   See Vbor parameter for specific trip point voltages.

 2010-2016 Microchip Technology Inc.                                                                                          DS40001452F-page 43
PIC16(L)F1516/7/8/9

4.3       Code Protection

Code protection allows the device to be protected from

unauthorized access. Program memory protection is

controlled    independently.        Internal   access  to  the

program memory is unaffected by any code protection

setting.

4.3.1         PROGRAM MEMORY PROTECTION

The entire program memory space is protected from

external reads and writes by the CP bit in Configuration

Words. When CP = 0, external reads and writes of

program memory are inhibited and a read will return all

‘0’s. The CPU can continue to read program memory,

regardless of the protection bit settings. Writing the

program       memory       is  dependent      upon  the    write

protection       setting.      See     Section 4.4       “Write

Protection” for more information.

4.4       Write Protection

Write protection allows the device to be protected from

unintended       self-writes.  Applications,        such   as

bootloader software, can be protected while allowing

other regions of the program memory to be modified.

The WRT<1:0> bits in Configuration Words define the

size of the program memory block that is protected.

4.5       User ID

Four memory locations (8000h-8003h) are designated as

ID locations where the user can store checksum or other

code   identification      numbers.    These   locations   are

readable    and  writable      during  normal  execution.  See

Section 11.4 “User ID, Device ID and Configuration

Word Access” for more information on accessing these

memory locations. For more information on checksum

calculation,  see  the         “PIC16(L)F151X/152X     Memory

Programming Specification” (DS41442).

DS40001452F-page 44                                                2010-2016 Microchip Technology Inc.
                                                                      PIC16(L)F1516/7/8/9

4.6         Device ID and Revision ID

The memory location 8006h is where the Device ID and

Revision ID are stored. The upper nine bits hold the

Device ID. The lower five bits hold the Revision ID. See

Section 11.4 “User ID, Device ID and Configuration

Word     Access”  for  more    information    on  accessing

these memory locations.

Development tools, such as device programmers and

debuggers, may be used to read the Device ID and

Revision ID.

4.7         Register Definitions: Device

REGISTER 4-3:          DEVID: DEVICE ID REGISTER

                                       R                  R           R            R              R  R

                                                                         DEV<8:3>

                               bit 13                                                                   bit 8

         R             R               R                  R           R            R              R  R

                  DEV<2:0>                                               REV<4:0>

bit 7                                                                                                   bit 0

Legend:

R = Readable bit

‘1’ = Bit is set               ‘0’ = Bit is cleared

bit 13-5          DEV<8:0>: Device ID bits

                                              DEVID<13:0>    Values

                       Device

                                              DEV<8:0>       REV<4:0>

                  PIC16F1519           01     0110   111     x  xxxx

                  PIC16F1518           01     0110   110     x  xxxx

                  PIC16F1827           01     0110   101     x  xxxx

                  PIC16F1516           01     0110   100     x  xxxx

                  PIC16LF1519          01     0111   111     x  xxxx

                  PIC16LF1518          01     0111   110     x  xxxx

                  PIC16LF1517          01     0111   101     x  xxxx

                  PIC16LF1516          01     0111   100     x  xxxx

bit 4-0           REV<4:0>: Revision ID bits

                  These bits are used to identify the revision (see Table under DEV<8:0> above).

 2010-2016 Microchip Technology Inc.                                                                DS40001452F-page 45
PIC16(L)F1516/7/8/9

5.0     OSCILLATOR MODULE (WITH                                  The oscillator module can be configured in one of eight

        FAIL-SAFE CLOCK MONITOR)                                 clock modes.

                                                                 1.    ECL – External Clock Low-Power mode

5.1     Overview                                                       (0 MHz to 0.5 MHz)

The  oscillator  module  has      a   wide  variety  of   clock  2.    ECM – External Clock Medium-Power mode

sources and selection features that allow it to be used                (0.5 MHz to 4 MHz)

in a wide range of applications while maximizing perfor-         3.    ECH – External Clock High-Power mode

mance and minimizing power consumption. Figure 5-1                     (4 MHz to 20 MHz)

illustrates a block diagram of the oscillator module.            4.    LP – 32 kHz Low-Power Crystal mode.

Clock sources can be supplied from external oscillators,         5.    XT – Medium Gain Crystal or Ceramic Resonator

quartz  crystal     resonators,   ceramic     resonators  and          Oscillator mode (up to 4 MHz)

Resistor-Capacitor (RC) circuits. In addition, the system        6.    HS – High Gain Crystal or Ceramic Resonator

clock source can be supplied from one of two internal                  mode (4 MHz to 20 MHz)

oscillators,  with  a  choice     of  speeds  selectable  via    7.    RC – External Resistor-Capacitor (RC)

software. Additional clock features include:                     8.    INTOSC – Internal oscillator (31 kHz to 16 MHz)

•  Selectable system clock source between external               Clock Source modes are selected by the FOSC<2:0>

   or internal sources via software.                             bits  in  the  Configuration  Words.     The    FOSC    bits

•  Two-Speed Start-up mode, which minimizes                      determine the type of oscillator that will be used when

   latency between external oscillator start-up and              the device is first powered.

   code execution.                                               The EC clock mode relies on an external logic level

•  Fail-Safe Clock Monitor (FSCM) designed to                    signal as the device clock source. The LP, XT, and HS

   detect a failure of the external clock source (LP,            clock modes require an external crystal or resonator to

   XT, HS, EC or RC modes) and switch                            be connected to the device. Each mode is optimized for

   automatically to the internal oscillator.                     a   different  frequency  range.   The   RC   clock     mode

•  Oscillator Start-up Timer (OST) ensures stability             requires an external resistor and capacitor to set the

   of crystal oscillator sources                                 oscillator frequency.

•  Fast start-up oscillator allows internal circuits to          The INTOSC internal oscillator block produces a low

   power up and stabilize before switching to the 16             and   high-frequency      clock      source,    designated

   MHz HFINTOSC                                                  LFINTOSC       and  HFINTOSC.      (see  Internal  Oscillator

                                                                 Block, Figure 5-1). A wide selection of device clock

                                                                 frequencies    may  be    derived  from  these     two  clock

                                                                 sources.

DS40001452F-page 46                                                                   2010-2016 Microchip Technology Inc.
                                                                                                                  PIC16(L)F1516/7/8/9

FIGURE 5-1:                SIMPLIFIED  PIC®                       MCU   CLOCK         SOURCE BLOCK DIAGRAM

                                                                                                                  Low-Power Mode

Primary Oscillator                                                                                                Event Switch

                                                                                                                  (SCS<1:0>)

             OSC2          Primary

                           Oscillator                                                                                                  2

                           (OSC)

             OSC1

                                                                                                                  Primary Clock    00

Secondary Oscillator                                                                                                                   Clock Switch MUX

             SOSCO/        Secondary                                                                                               01

             T1CKI         Oscillator                                                                             Secondary Clock

             SOSCI         (SOSC)

                                                                                                                  INTOSC           1x

Internal Oscillator

                           IRCF<3:0>

                                                               4                      4

             Start-up                                             /1    HF-16 MHz     1111

             Control                                              /2    HF-8 MHz      1110   Internal Oscillator

             Logic                                                /4    HF-4 MHz

                                                                        HF-2 MHz      1101

                                                                  /8    HF-1 MHz      1100

             16 MHz                    Divide Circuit  INTOSC     /16                 1011

             Primary Osc                                          /32   HF-500 kHz    1010/

                                                                                      0111

             Start-Up Osc                                         /64   HF-250 kHz    1001/

                                                                                      0110

                                                                  /128  HF-125 kHz    1000/

                                                                        HF-62.5 kHz   0101

                                                                  /256                0100

                                                                  /512  HF-31.25 kHz  0011   MUX

                                                                                      0010

LF-INTOSC                                                               LF-31 kHz     0001

(31.25 kHz)                                                                           0000

 2010-2016 Microchip Technology Inc.                                                                                                                    DS40001452F-page 47
PIC16(L)F1516/7/8/9

5.2         Clock Source Types                                          The Oscillator Start-up Timer (OST) is disabled when

Clock sources can be classified as external or internal.                EC mode is selected. Therefore, there is no delay in

                                                                        operation after a Power-on Reset (POR) or wake-up

External clock sources rely on external circuitry for the               from  Sleep.    Because   the    PIC®  MCU     design     is   fully

clock   source     to  function.      Examples        are:  oscillator  static, stopping the external clock input will have the

modules     (EC    mode),     quartz        crystal   resonators  or    effect of halting the device while leaving all data intact.

ceramic     resonators        (LP,  XT     and   HS   modes)      and   Upon     restarting  the  external    clock,   the   device    will

Resistor-Capacitor (RC) mode circuits.                                  resume operation as if no time had elapsed.

Internal clock sources are contained within the oscillator              FIGURE 5-2:               EXTERNAL CLOCK (EC)

module. The internal oscillator block has two internal

oscillators that are used to generate the internal system                                         MODE OPERATION

clock   sources:   the    16 MHz          High-Frequency     Internal

Oscillator  and    the        31 kHz      Low-Frequency      Internal      Clock from                      OSC1/CLKIN

Oscillator (LFINTOSC).                                                     Ext. System

The system clock can be selected between external or                                                               PIC® MCU

internal    clock  sources    via     the   System    Clock   Select                                       OSC2/CLKOUT

(SCS) bits in the OSCCON register. See Section 5.3                            FOSC/4 or   I/O(1)

“Clock Switching” for additional information.

5.2.1           EXTERNAL CLOCK SOURCES                                     Note  1:    Output depends upon CLKOUTEN bit of the

                                                                                       Configuration Words.

An external clock source can be used as the device

system      clock  by   performing          one  of   the   following   5.2.1.2           LP, XT, HS Modes

actions:

•  Program the FOSC<2:0> bits in the Configuration                      The LP, XT and HS modes support the use of quartz

   Words to select an external clock source that will                   crystal resonators or ceramic resonators connected to

   be used as the default system clock upon a                           OSC1 and OSC2 (Figure 5-3). The three modes select

   device Reset.                                                        a  low,  medium      or   high  gain  setting  of    the  internal

•  Write the SCS<1:0> bits in the OSCCON register                       inverter-amplifier   to   support  various     resonator  types

   to switch the system clock source to:                                and speed.

   -   Secondary oscillator during run time, or                         LP Oscillator mode selects the lowest gain setting of the

   -   An external clock source determined by the                       internal inverter-amplifier. LP mode current consumption

       value of the FOSC bits.                                          is the least of the three modes. This mode is designed to

See Section 5.3 “Clock Switching”for more informa-                      drive only 32.768 kHz tuning-fork type crystals (watch

tion.                                                                   crystals).

                                                                        XT    Oscillator    mode  selects     the  intermediate        gain

5.2.1.1            EC Mode                                              setting  of  the     internal   inverter-amplifier.  XT   mode

The    External    Clock  (EC)      mode    allows    an    externally  current consumption is the medium of the three modes.

generated   logic      level  signal    to  be   the  system  clock     This mode is best suited to drive resonators with a

source. When operating in this mode, an external clock                  medium drive level specification.

source      is     connected          to    the      OSC1     input.    HS Oscillator mode selects the highest gain setting of the

OSC2/CLKOUT is available for general purpose I/O or                     internal inverter-amplifier. HS mode current consumption

CLKOUT. Figure 5-2 shows the pin connections for EC                     is the highest of the three modes. This mode is best

mode.                                                                   suited for resonators that require a high drive setting.

EC mode has three power modes to select from through                    Figure 5-3     and   Figure 5-4    show    typical   circuits  for

Configuration Words:                                                    quartz crystal and ceramic resonators, respectively.

•  High power, 4-20 MHz (FOSC = 111)

•  Medium power, 0.5-4 MHz (FOSC = 110)

•  Low power, 0-0.5 MHz (FOSC = 101)

DS40001452F-page 48                                                                           2010-2016 Microchip Technology Inc.
                                                                   PIC16(L)F1516/7/8/9

FIGURE    5-3:          QUARTZ CRYSTAL                             FIGURE 5-4:                   CERAMIC RESONATOR

                        OPERATION (LP, XT OR                                                     OPERATION

                        HS MODE)                                                                 (XT OR HS MODE)

                                 PIC® MCU                                                                     PIC® MCU

                        OSC1/CLKIN                                                                      OSC1/CLKIN

      C1                                         To Internal               C1                                               To Internal

                                                 Logic                                                                      Logic

             Quartz              RF(2)           Sleep                                    RP(3)

             Crystal                                                                                          RF(2)         Sleep

      C2        RS(1)   OSC2/CLKOUT                                                                     OSC2/CLKOUT

                                                                           C2    Ceramic     RS(1)

                                                                                 Resonator

Note  1:  A  series    resistor  (RS)   may  be  required     for

          quartz crystals with low drive level.                    Note      1:  A   series  resistor   (RS)  may    be     required  for

      2:  The value of RF varies with the Oscillator mode                        ceramic resonators with low drive level.

          selected (typically between 2 M to 10 M.                        2:  The value of RF varies with the Oscillator mode

                                                                                 selected (typically between 2 M to 10 M.

Note  1:     Quartz     crystal        characteristics     vary              3:  An  additional     parallel  feedback      resistor  (RP)

             according  to       type,       package          and                may be required for proper ceramic resonator

             manufacturer. The user should consult the                           operation.

             manufacturer data sheets for specifications           5.2.1.3           Oscillator Start-up Timer (OST)

             and recommended application.

      2:     Always verify oscillator performance over             If the oscillator module is configured for LP, XT or HS

             the VDD and temperature range that is                 modes,      the  Oscillator      Start-up  Timer     (OST)         counts

             expected for the application.                         1024 oscillations from OSC1. This occurs following a

      3:     For oscillator design assistance, reference           Power-on Reset (POR) and when the Power-up Timer

             the following Microchip Applications Notes:           (PWRT) has expired (if configured), or a wake-up from

          • AN826, Crystal Oscillator Basics and                   Sleep. During this time, the program counter does not

             Crystal Selection for rfPIC® and PIC®                 increment        and   program       execution    is     suspended,

             Devices (DS00826)                                     unless    either      FSCM       or  Two-Speed           Start-up     are

          • AN849, Basic PIC® Oscillator Design                    enabled. In this case, code will continue to execute at

                                                                   the  selected     INTOSC         frequency        while  the    OST      is

             (DS00849)                                             counting. The OST ensures that the oscillator circuit,

          • AN943, Practical PIC® Oscillator                       using a quartz crystal resonator or ceramic resonator,

             Analysis and Design (DS00943)                         has started and is providing a stable system clock to

          • AN949, Making Your Oscillator Work                     the oscillator module.

             (DS00949)                                             In order to minimize latency between external oscillator

                                                                   start-up    and   code    execution,       the    Two-Speed        Clock

                                                                   Start-Up      mode     can    be     selected     (see   Section 5.4

                                                                   “Two-Speed Clock Start-up Mode”).

 2010-2016 Microchip Technology Inc.                                                                         DS40001452F-page 49
PIC16(L)F1516/7/8/9

5.2.1.4       Secondary Oscillator                               5.2.1.5            External RC Mode

The secondary oscillator is a separate crystal oscillator        The external Resistor-Capacitor (RC) modes support

that is associated with the Timer1 peripheral. It is opti-       the  use      of  an   external  RC  circuit.  This  allows    the

mized for timekeeping operations with a 32.768 kHz               designer maximum flexibility in frequency choice while

crystal connected between the SOSCO and SOSCI                    keeping costs to a minimum when clock accuracy is not

device pins.                                                     required.

The secondary oscillator can be used as an alternate             The RC circuit connects to OSC1. OSC2/CLKOUT is

system clock source and can be selected during run               available     for  general  purpose      I/O  or  CLKOUT.    The

time  using   clock    switching.  Refer  to   Section 5.3       function of the OSC2/CLKOUT pin is determined by the

“Clock Switching” for more information.                          CLKOUTEN bit in Configuration Words.

                                                                 Figure 5-6 shows the external RC mode connections.

FIGURE 5-5:              QUARTZ CRYSTAL

                         OPERATION                               FIGURE 5-6:                 EXTERNAL RC MODES

                         (SECONDARY

                         OSCILLATOR)                                      VDD

                                                                                                  PIC® MCU

                                   PIC®   MCU                       REXT

                                                                                        OSC1/CLKIN                    Internal

                          SOSCI                                                                                       Clock

                                                                    CEXT

      C1                                       To Internal

                                               Logic                VSS

              32.768 kHz

              Quartz                                                                    OSC2/CLKOUT

              Crystal                                               FOSC/4 or   I/O(1)

         C2               SOSCO                                     Recommended values:           10 k  REXT  100 k, <3V

                                                                                                  3 k  REXT  100 k, 3-5V

                                                                                                  CEXT > 20 pF, 2-5V

Note     1:   Quartz     crystal   characteristics    vary          Note    1:      Output depends upon CLKOUTEN bit of the

              according   to       type,  package           and                     Configuration Words.

              manufacturer. The user should consult the          The RC oscillator frequency is a function of the supply

              manufacturer data sheets for specifications        voltage, the resistor (REXT) and capacitor (CEXT) values

              and recommended application.                       and the operating temperature. Other factors affecting

         2:   Always verify oscillator performance over          the oscillator frequency are:

              the VDD and temperature range that is              •  threshold voltage variation

              expected for the application.                      •  component tolerances

         3:   For oscillator design assistance, reference        •  packaging variations in capacitance

              the following Microchip Applications Notes:        The user also needs to take into account variation due

              • AN826, Crystal Oscillator Basics and             to tolerance of the external RC components used.

              Crystal Selection for rfPIC® and PIC®

              Devices (DS00826)

              • AN849, Basic PIC® Oscillator Design

              (DS00849)

              • AN943, Practical PIC® Oscillator

              Analysis and Design (DS00943)

              • AN949, Making Your Oscillator Work

              (DS00949)

              • TB097, Interfacing a Micro Crystal

              MS1V-T1K 32.768 kHz Tuning Fork

              Crystal to a PIC16F690/SS (DS91097)

              • AN1288, Design Practices for

              Low-Power External Oscillators

              (DS01288)

DS40001452F-page 50                                                                      2010-2016 Microchip Technology Inc.
                                                                          PIC16(L)F1516/7/8/9

5.2.2        INTERNAL CLOCK SOURCES                                    5.2.2.2     LFINTOSC

The  device      may    be  configured    to  use      the  internal   The Low-Frequency Internal Oscillator (LFINTOSC) is

oscillator block as the system clock by performing one                 an uncalibrated 31 kHz internal clock source.

of the following actions:                                              The output of the LFINTOSC connects to a multiplexer

•   Program the FOSC<2:0> bits in Configuration                        (see Figure 5-1). Select 31 kHz, via software, using the

    Words to select the INTOSC clock source, which                     IRCF<3:0>   bits       of  the  OSCCON          register.    See

    will be used as the default system clock upon a                    Section 5.2.2.4    “Internal    Oscillator      Clock  Switch

    device Reset.                                                      Timing” for more information. The LFINTOSC is also

•   Write the SCS<1:0> bits in the OSCCON register                     the  frequency     for     the  Power-up       Timer   (PWRT),

    to switch the system clock source to the internal                  Watchdog    Timer  (WDT)        and  Fail-Safe  Clock  Monitor

    oscillator during run time. See Section 5.3                        (FSCM).

    “Clock Switching”for more information.                             The  LFINTOSC          is  enabled   by    selecting   31 kHz

In INTOSC mode, OSC1/CLKIN is available for general                    (IRCF<3:0> bits of the OSCCON register = 000) as the

purpose I/O. OSC2/CLKOUT is available for general                      system    clock   source   (SCS      bits  of   the   OSCCON

purpose I/O or CLKOUT.                                                 register =  1x),   or   when    any  of    the  following    are

The function of the OSC2/CLKOUT pin is determined                      enabled:

by the CLKOUTEN bit in Configuration Words.                            •  Configure the IRCF<3:0> bits of the OSCCON

The    internal   oscillator    block   has   two   independent           register for the desired LF frequency, and

oscillators  that   provides      the   internal   system     clock    •  FOSC<2:0> = 100, or

source.                                                                •  Set the System Clock Source (SCS) bits of the

1.   The     HFINTOSC           (High-Frequency        Internal           OSCCON register to ‘1x’

     Oscillator) is factory calibrated and operates at                 Peripherals that use the LFINTOSC are:

     16 MHz.                                                           •  Power-up Timer (PWRT)

2.   The     LFINTOSC           (Low-Frequency         Internal        •  Watchdog Timer (WDT)

     Oscillator)    is  uncalibrated      and     operates     at      •  Fail-Safe Clock Monitor (FSCM)

     31 kHz.                                                           The  Low-Frequency         Internal  Oscillator       Ready  bit

5.2.2.1          HFINTOSC                                              (LFIOFR) of the OSCSTAT register indicates when the

The High-Frequency Internal Oscillator (HFINTOSC) is                   LFINTOSC is running.

a factory calibrated 16 MHz internal clock source.

The output of the HFINTOSC connects to a postscaler

and multiplexer (see Figure 5-1). The frequency derived

from the HFINTOSC can be selected via software using

the  IRCF<3:0>      bits    of  the  OSCCON        register.   See

Section 5.2.2.4     “Internal     Oscillator      Clock     Switch

Timing” for more information.

The HFINTOSC is enabled by:

•   Configure the IRCF<3:0> bits of the OSCCON

    register for the desired HF frequency, and

•   FOSC<2:0> = 100, or

•   Set the System Clock Source (SCS) bits of the

    OSCCON register to ‘1x’.

A   fast  start-up    oscillator  allows     internal  circuits    to

power-up and stabilize before switching to HFINTOSC.

The    High-Frequency         Internal  Oscillator     Ready     bit

(HFIOFR) of the OSCSTAT register indicates when the

HFINTOSC is running.

The    High-Frequency         Internal  Oscillator     Stable    bit

(HFIOFS) of the OSCSTAT register indicates when the

HFINTOSC is running within 0.5% of its final value.

 2010-2016 Microchip Technology Inc.                                                                       DS40001452F-page 51
PIC16(L)F1516/7/8/9

5.2.2.3       Internal Oscillator Frequency                        5.2.2.4        Internal Oscillator Clock Switch

              Selection                                                           Timing

The system clock speed can be selected via software                When     switching     between      the  HFINTOSC       and    the

using  the   Internal  Oscillator   Frequency       Select   bits  LFINTOSC, the new oscillator may already be shut

IRCF<3:0> of the OSCCON register.                                  down to save power (see Figure 5-7). If this is the case,

The outputs of the 16 MHz HFINTOSC postscaler and                  there  is   a  delay   after   the   IRCF<3:0>     bits    of  the

the    LFINTOSC   connects         to  a  multiplexer        (see  OSCCON register are modified before the frequency

Figure 5-1). The Internal Oscillator Frequency Select              selection   takes    place.    The   OSCSTAT       register    will

bits  IRCF<3:0>   of   the  OSCCON        register  select   the   reflect the current active status of the HFINTOSC and

frequency output of the internal oscillators. One of the           LFINTOSC oscillators. The sequence of a frequency

following frequencies can be selected via software:                selection is as follows:

•  16 MHz                                                          1.  IRCF<3:0>        bits  of  the  OSCCON       register  are

•  8 MHz                                                               modified.

•  4 MHz                                                           2.  If the new clock is shut down, a clock start-up

•  2 MHz                                                               delay is started.

•  1 MHz                                                           3.  Clock switch circuitry waits for a falling edge of

                                                                       the current clock.

•  500 kHz (default after   Reset)                                 4.  The     current    clock   is  held  low  and  the   clock

•  250 kHz                                                             switch circuitry waits for a rising edge in the new

•  125 kHz                                                             clock.

•  62.5 kHz                                                        5.  The new clock is now active.

•  31.25 kHz                                                       6.  The OSCSTAT register is updated as required.

•  31 kHz (LFINTOSC)                                               7.  Clock switch is complete.

   Note:     Following any Reset, the IRCF<3:0> bits               See Figure 5-7 for more details.

             of the OSCCON register are set to ‘0111’              If the internal oscillator speed is switched between two

             and  the   frequency      selection    is  set  to    clocks of the same source, there is no start-up delay

             500 kHz. The user can modify the IRCF                 before the new frequency is selected. Clock switching

             bits to select a different frequency.                 time delays are shown in Table 5-1.

The   IRCF<3:0>   bits  of  the    OSCCON  register         allow  Start-up    delay    specifications      are  located      in  the

duplicate selections for some frequencies. These dupli-            oscillator     tables      of      Section 25.0    “Electrical

cate choices can offer system design trade-offs. Lower             Specifications”.

power consumption can be obtained when changing

oscillator sources for a given frequency. Faster transi-

tion times can be obtained between frequency changes

that use the same oscillator source.

DS40001452F-page 52                                                                        2010-2016 Microchip Technology Inc.
                                                               PIC16(L)F1516/7/8/9

FIGURE 5-7:   INTERNAL OSCILLATOR SWITCH TIMING

HFINTOSC      LFINTOSC (FSCM and WDT disabled)

HFINTOSC

                        Oscillator Delay (1)              2-cycle Sync           Running

LFINTOSC

IRCF <3:0>    0                                 0

System Clock

HFINTOSC      LFINTOSC (Either FSCM or WDT enabled)

HFINTOSC

                                                          2-cycle Sync           Running

LFINTOSC

IRCF <3:0>                             0                0

System Clock

LFINTOSC      HFINTOSC                                         LFINTOSC turns off unless WDT or FSCM is enabled

LFINTOSC

                  Oscillator Delay (1)      2-cycle Sync                Running

HFINTOSC

IRCF <3:0>    =0                                  0

System Clock

Note 1:      See Table 5-1 for more information.

 2010-2016 Microchip Technology Inc.                                            DS40001452F-page 53
PIC16(L)F1516/7/8/9

5.3         Clock Switching                                            5.3.3      SECONDARY OSCILLATOR

The system clock source can be switched between                        The secondary oscillator is a separate crystal oscillator

external and internal clock sources via software using                 associated with the Timer1 peripheral. It is optimized

the System Clock Select (SCS) bits of the OSCCON                       for timekeeping operations with a 32.768 kHz crystal

register. The following clock sources can be selected                  connected between the SOSCO and SOSCI device

using the SCS bits:                                                    pins.

•  Default system oscillator determined by FOSC                        The    secondary    oscillator    is      enabled  using    the

   bits in Configuration Words                                         T1OSCEN    control     bit  in  the   T1CON     register.   See

•  Secondary oscillator 32 kHz crystal                                 Section 18.0 “Timer1 Module with Gate Control” for

•  Internal Oscillator Block (INTOSC)                                  more information about the Timer1 peripheral.

5.3.1           SYSTEM CLOCK SELECT (SCS)                              5.3.4      SECONDARY OSCILLATOR READY

                BITS                                                              (SOSCR) BIT

The System Clock Select (SCS) bits of the OSCCON                       The user must ensure that the secondary oscillator is

register selects the system clock source that is used for              ready to be used before it is selected as a system clock

the CPU and peripherals.                                               source. The Secondary Oscillator Ready (SOSCR) bit

                                                                       of   the  OSCSTAT      register      indicates     whether  the

•  When the SCS bits of the OSCCON register = 00,                      secondary  oscillator  is   ready     to  be  used.  After  the

   the system clock source is determined by value of                   SOSCR bit is set, the SCS bits can be configured to

   the FOSC<2:0> bits in the Configuration Words.                      select the secondary oscillator.

•  When the SCS bits of the OSCCON register = 01,

   the system clock source is the secondary

   oscillator.

•  When the SCS bits of the OSCCON register = 1x,

   the system clock source is chosen by the internal

   oscillator frequency selected by the IRCF<3:0>

   bits of the OSCCON register. After a Reset, the

   SCS bits of the OSCCON register are always

   cleared.

   Note:        Any   automatic   clock      switch,   which      may

                occur  from      Two-Speed            Start-up     or

                Fail-Safe Clock Monitor, does not update

                the SCS bits of the OSCCON register. The

                user   can   monitor  the    OSTS      bit    of  the

                OSCSTAT register to determine the current

                system clock source.

When   switching       between    clock      sources,  a    delay  is

required    to  allow  the   new      clock  to  stabilize.   These

oscillator delays are shown in Table 5-1.

5.3.2           OSCILLATOR START-UP TIMER

                STATUS (OSTS) BIT

The Oscillator Start-up Timer Status (OSTS) bit of the

OSCSTAT register indicates whether the system clock

is running from the external clock source, as defined by

the   FOSC<2:0>        bits  in  the  Configuration    Words,      or

from   the   internal  clock     source.     In  particular,  OSTS

indicates that the Oscillator Start-up Timer (OST) has

timed out for LP, XT or HS modes. The OSTS does not

reflect the status of the secondary oscillator.

DS40001452F-page 54                                                                         2010-2016 Microchip Technology Inc.
                                                                            PIC16(L)F1516/7/8/9

5.4         Two-Speed Clock Start-up Mode                                5.4.1           TWO-SPEED START-UP MODE

Two-Speed Start-up mode provides additional power                                        CONFIGURATION

savings by minimizing the latency between external                       Two-Speed       Start-up      mode  is  configured  by    the

oscillator start-up and code execution. In applications                  following settings:

that make heavy use of the Sleep mode, Two-Speed                         •  IESO (of the Configuration Words) = 1;

Start-up    will  remove     the       external  oscillator   start-up      Internal/External Switchover bit (Two-Speed

time from the time spent awake and can reduce the                           Start-up mode enabled).

overall power consumption of the device. This mode                       •  SCS (of the OSCCON register) = 00.

allows the application to wake-up from Sleep, perform                    •  FOSC<2:0> bits in the Configuration Words

a few instructions using the INTOSC internal oscillator                     configured for LP, XT or HS mode.

block as the clock source and go back to Sleep without

waiting for the external oscillator to become stable.                    Two-Speed Start-up mode is entered after:

Two-Speed         Start-up   provides       benefits     when       the  •  Power-on Reset (POR) and, if enabled, after

oscillator  module       is  configured      for   LP,   XT     or  HS      Power-up Timer (PWRT) has expired, or

modes.      The        Oscillator  Start-up      Timer   (OST)      is   •  Wake-up from Sleep.

enabled     for   these      modes     and       must    count  1024

oscillations before the oscillator can be used as the

system clock source.

If  the  oscillator    module      is  configured  for   any    mode

other    than     LP,  XT,   or    HS  mode,      then   Two-Speed

Start-up is disabled. This is because the external clock

oscillator does not require any stabilization time after

POR or an exit from Sleep.

If  the  OST      count  reaches       1024      before  the    device

enters Sleep mode, the OSTS bit of the OSCSTAT

register is set and program execution switches to the

external    oscillator.  However,      the       system  may    never

operate from the external oscillator if the time spent

awake is very short.

    Note:      Executing a SLEEP instruction will abort

               the oscillator start-up time and will cause

               the OSTS bit of the OSCSTAT register to

               remain clear.

TABLE 5-1:             OSCILLATOR SWITCHING DELAYS

           Switch From                             Switch To                                  Oscillator Delay

                                       LFINTOSC                          1 cycle of each clock source

                                       HFINTOSC                          2 s (approx.)

Any clock source                       ECH, ECM, ECL, EXTRC              2 cycles

                                       LP, XT, HS                        1024 Clock Cycles (OST)

                                       Secondary Oscillator              1024 Secondary Oscillator Cycles

 2010-2016 Microchip Technology Inc.                                                                            DS40001452F-page  55
PIC16(L)F1516/7/8/9

5.4.2        TWO-SPEED START-UP                                 5.4.3           CHECKING TWO-SPEED CLOCK

             SEQUENCE                                                           STATUS

1.  Wake-up from Power-on Reset or Sleep.                       Checking the state of the OSTS bit of the OSCSTAT

2.  Instructions  begin   execution         by  the   internal  register  will  confirm   if  the  microcontroller  is   running

    oscillator at the frequency set in the IRCF<3:0>            from   the  external      clock  source,  as    defined  by  the

    bits of the OSCCON register.                                FOSC<2:0>       bits  in  the    Configuration  Words,   or  the

3.  OST enabled to count 1024 clock cycles.                     internal oscillator.

4.  OST  timed    out,    wait  for  falling    edge  of   the

    internal oscillator.

5.  OSTS is set.

6.  System clock held low until the next falling edge

    of new clock (LP, XT or HS mode).

7.  System   clock   is   switched      to  external  clock

    source.

FIGURE 5-8:               TWO-SPEED START-UP

         INTOSC

                                     TOST

             OSC1         0          1      1022     1023

             OSC2

Program Counter           PC - N                      PC                        PC + 1

    System Clock

DS40001452F-page 56                                                                    2010-2016 Microchip Technology Inc.
                                                                                        PIC16(L)F1516/7/8/9

5.5        Fail-Safe Clock Monitor                                                  5.5.3      FAIL-SAFE CONDITION CLEARING

The Fail-Safe Clock Monitor (FSCM) allows the device                                The    Fail-Safe  condition     is   cleared     after  a    Reset,

to continue operating should the external oscillator fail.                          executing a SLEEP instruction or changing the SCS bits

The FSCM can detect oscillator failure any time after                               of  the    OSCCON  register.    When       the   SCS       bits  are

the Oscillator Start-up Timer (OST) has expired. The                                changed,   the    OST   is  restarted.     While      the    OST  is

FSCM       is  enabled      by  setting   the     FCMEN             bit  in  the    running,   the  device  continues      to   operate        from   the

Configuration Words. The FSCM is applicable to all                                  INTOSC selected in OSCCON. When the OST times

external Oscillator modes (LP, XT, HS, EC, RC and                                   out, the Fail-Safe condition is cleared after successfully

secondary oscillator).                                                              switching to the external clock source. The OSFIF bit

                                                                                    should be cleared prior to switching to the external

FIGURE 5-9:                     FSCM BLOCK DIAGRAM                                  clock source. If the Fail-Safe condition still exists, the

                                                                                    OSFIF flag will again become set by hardware.

                                         Clock Monitor                              5.5.4      RESET OR WAKE-UP FROM SLEEP

        External                                  Latch

        Clock                                  S         Q                          The FSCM is designed to detect an oscillator failure

                                                                                    after the Oscillator Start-up Timer (OST) has expired.

                                                                                    The OST is used after waking up from Sleep and after

     LFINTOSC               ÷ 64               R            Q                       any type of Reset. The OST is not used with the EC or

     Oscillator                                                                     RC Clock modes so that the FSCM will be active as

        31 kHz              488 Hz                                                  soon as the Reset or wake-up has completed. When

     (~32 s)             (~2 ms)                                                   the FSCM is enabled, the Two-Speed Start-up is also

                                                                                    enabled. Therefore, the device will always be executing

           Sample Clock                                                  Clock      code while the OST is operating.

                                                                    Failure             Note:  Due to the wide range of oscillator start-up

                                                                    Detected                   times,  the      Fail-Safe   circuit   is    not  active

                                                                                               during oscillator start-up (i.e., after exiting

5.5.1           FAIL-SAFE DETECTION                                                            Reset   or       Sleep).  After    an      appropriate

                                                                                               amount of time, the user should check the

The     FSCM       module       detects   a       failed       oscillator    by                Status  bits     in  the  OSCSTAT          register    to

comparing the external oscillator to the FSCM sample                                           verify the oscillator start-up and that the

clock. The sample clock is generated by dividing the                                           system clock switchover has successfully

LFINTOSC           by  64   (see    Figure 5-9).            Inside  the      fail              completed.

detector block is a latch. The external clock sets the

latch on each falling edge of the external clock. The

sample clock clears the latch on each rising edge of the

sample     clock.      A  failure   is  detected        when        an   entire

half-cycle     of    the    sample      clock     elapses        before      the

external clock goes low.

5.5.2           FAIL-SAFE OPERATION

When the external clock fails, the FSCM switches the

device clock to an internal clock source and sets the bit

flag OSFIF of the PIR2 register. Setting this flag will

generate       an    interrupt  if  the  OSFIE          bit    of   the  PIE2

register is also set. The device firmware can then take

steps to mitigate the problems that may arise from a

failed  clock.       The    system      clock     will   continue        to  be

sourced from the internal clock source until the device

firmware       successfully     restarts  the        external       oscillator

and switches back to external operation.

The     internal     clock  source      chosen       by        the  FSCM        is

determined         by  the  IRCF<3:0>          bits     of  the     OSCCON

register.      This    allows   the     internal        oscillator       to  be

configured before a failure occurs.

 2010-2016 Microchip Technology Inc.                                                                                      DS40001452F-page 57
PIC16(L)F1516/7/8/9

FIGURE 5-10:          FSCM TIMING DIAGRAM

Sample Clock

System                                                       Oscillator

              Clock                                          Failure

       Output

Clock Monitor Output

              (Q)                                                                               Failure

                                                                                                Detected

OSCFIF

                      Test                                   Test                               Test

Note:         The system clock is normally at a much higher  frequency than the sample  clock.  The relative frequencies  in

              this example have been chosen for clarity.

DS40001452F-page 58                                                       2010-2016 Microchip Technology Inc.
                                                                       PIC16(L)F1516/7/8/9

5.6          Register Definitions: Oscillator Control

REGISTER 5-1:         OSCCON: OSCILLATOR CONTROL REGISTER

       U-0        R/W-0/0          R/W-1/1            R/W-1/1  R/W-1/1               U-0  R/W-0/0  R/W-0/0

       —                               IRCF<3:0>                                     —             SCS<1:0>

bit 7                                                                                                        bit 0

Legend:

R = Readable bit                W = Writable bit               U = Unimplemented bit, read as ‘0’

u = Bit is unchanged            x = Bit is unknown             -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set                ‘0’ = Bit is cleared

bit 7             Unimplemented: Read as ‘0’

bit 6-3           IRCF<3:0>: Internal Oscillator  Frequency    Select  bits

                  1111 = 16 MHz

                  1110 = 8 MHz

                  1101 = 4 MHz

                  1100 = 2 MHz

                  1011 = 1 MHz

                  1010 = 500 kHz(1)

                  1001 = 250 kHz(1)

                  1000 = 125 kHz(1)

                  0111 = 500 kHz (default upon    Reset)

                  0110 = 250 kHz

                  0101 = 125 kHz

                  0100 = 62.5 kHz

                  001x = 31.25 kHz

                  000x = 31 kHz LF

bit 2             Unimplemented: Read as ‘0’

bit 1-0           SCS<1:0>: System Clock Select bits

                  1x = Internal oscillator block

                  01 = Secondary oscillator

                  00 = Clock determined by FOSC<2:0> in Configuration        Words.

Note     1:  Duplicate frequency derived from HFINTOSC.

 2010-2016 Microchip Technology Inc.                                                              DS40001452F-page 59
PIC16(L)F1516/7/8/9

REGISTER 5-2:               OSCSTAT: OSCILLATOR STATUS REGISTER

        R-1/q               U-0          R-q/q             R-0/q         U-0                 U-0                 R-0/q           R-0/q

     SOSCR                  —            OSTS           HFIOFR           —                           —           LFIOFR          HFIOFS

bit 7                                                                                                                            bit 0

Legend:

R = Readable bit                  W = Writable bit                       U = Unimplemented bit, read as ‘0’

u = Bit is unchanged              x = Bit is unknown                     -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set                  ‘0’ = Bit is cleared                   q = Conditional

bit  7               SOSCR: Secondary Oscillator Ready bit

                     If T1OSCEN = 1:

                     1=     Secondary oscillator is ready

                     0=     Secondary oscillator is not ready

                     If T1OSCEN = 0:

                     1=     Timer1 clock source is always ready

bit  6               Unimplemented: Read as ‘0’

bit  5               OSTS: Oscillator Start-up Timer Status bit

                     1=     Running from the clock defined by the FOSC<2:0> bits of the Configuration Words

                     0=     Running from an internal oscillator (FOSC<2:0> = 100)

bit  4               HFIOFR: High Frequency Internal Oscillator Ready bit

                     1=     HFINTOSC is ready

                     0=     HFINTOSC is not ready

bit  3-2             Unimplemented: Read as ‘0’

bit  1               LFIOFR: Low Frequency Internal Oscillator Ready bit

                     1=     LFINTOSC is ready

                     0=     LFINTOSC is not ready

bit  0               HFIOFS: High Frequency Internal Oscillator Stable bit

                     1=     HFINTOSC 16 MHz Oscillator is stable and is driving the INTOSC

                     0=     HFINTOSC 16 MHz is not stable, the Start-up Oscillator is driving INTOSC

TABLE 5-2:           SUMMARY OF REGISTERS ASSOCIATED WITH CLOCK SOURCES

     Name            Bit 7        Bit 6         Bit 5      Bit 4         Bit 3            Bit 2         Bit 1           Bit 0    Register

                                                                                                                                 on Page

OSCCON               —                             IRCF<3:0>                              —                SCS<1:0>              59

OSCSTAT           SOSCR           —            OSTS        HFIOFR        —                —             LFIOFR     HFIOFS        60

PIE2                OSFIE         —             —              —         BCLIE            —             —          CCP2IE        76

PIR2                OSFIF         —             —              —         BCLIF            —             —          CCP2IF        78

T1CON                TMR1CS<1:0>                T1CKPS<1:0>              T1OSCEN   T1SYNC               —          TMR1ON        155

Legend:        —  = unimplemented location, read as ‘0’. Shaded cells are not used by clock sources.

TABLE 5-3:           SUMMARY OF CONFIGURATION WORD WITH CLOCK SOURCES

     Name      Bits      Bit -/7  Bit -/6       Bit 13/5       Bit 12/4  Bit 11/3         Bit 10/2      Bit 9/1         Bit 8/0  Register

                                                                                                                                 on Page

CONFIG1        13:8                             FCMEN          IESO      CLKOUTEN                    BOREN<1:0>          —       42

               7:0          CP    MCLRE         PWRTE              WDTE<1:0>                            FOSC<2:0>

Legend:        — = unimplemented location, read as ‘0’. Shaded cells are not used by clock sources.

DS40001452F-page 60                                                                                      2010-2016 Microchip Technology Inc.
                                                                       PIC16(L)F1516/7/8/9

6.0       RESETS                                                       A simplified block diagram of the On-Chip Reset Circuit

There are multiple ways to reset this device:                          is shown in Figure 6-1.

•  Power-On Reset (POR)

•  Brown-Out Reset (BOR)

•  Low-Power Brown-Out Reset (LPBOR)

•  MCLR Reset

•  WDT Reset

•  RESET instruction

•  Stack Overflow

•  Stack Underflow

•  Programming mode exit

To allow VDD to stabilize, an optional Power-up Timer

can be enabled to extend the Reset time after a BOR

or POR event.

FIGURE    6-1:        SIMPLIFIED BLOCK          DIAGRAM      OF ON-CHIP RESET CIRCUIT

                ICSP™ Programming Mode

                              Exit

                RESET Instruction

                    Stack

                    Pointer

                              MCLRE

                      Sleep

                    WDT

                   Time-out                                                                     Device

                                                                                                Reset

                Power-on

                    Reset

     VDD

                Brown-out                                              R  PWRT

                    Reset                                                        Done

                   LPBOR                                                  PWRTE

                    Reset

                                                             LFINTOSC

                                     BOR

                                     Active(1)

     Note  1:      See Table  for BOR active    conditions.

 2010-2016 Microchip Technology Inc.                                                           DS40001452F-page 61
PIC16(L)F1516/7/8/9

6.1       Power-On Reset (POR)                                          6.2       Brown-Out Reset (BOR)

The POR circuit holds the device in Reset until VDD has                 The BOR circuit holds the device in Reset when VDD

reached   an    acceptable      level   for    minimum      operation.  reaches   a    selectable   minimum   level.     Between      the

Slow    rising  VDD,      fast  operating      speeds       or  analog  POR and BOR, complete voltage range coverage for

performance may require greater than minimum VDD.                       execution protection can be implemented.

The PWRT, BOR or MCLR features can be used to                           The       Brown-out  Reset  module    has     four    operating

extend    the   start-up  period        until  all  device  operation   modes     controlled  by    the      BOREN<1:0>         bits  in

conditions have been met.                                               Configuration Words. The four operating modes are:

6.1.1           POWER-UP TIMER (PWRT)                                   •  BOR is always ON

The Power-up Timer provides a nominal 64 ms time-                       •  BOR is off when in Sleep

out on POR or Brown-out Reset.                                          •  BOR is controlled by software

The device is held in Reset as long as PWRT is active.                  •  BOR is always OFF

The PWRT delay allows additional time for the VDD to                    Refer to Table       for more information.

rise  to  an    acceptable      level.  The    Power-up     Timer  is   The       Brown-out  Reset  voltage   level  is  selectable   by

enabled by clearing the PWRTE bit in Configuration                      configuring the BORV bit in Configuration Words.

Words.                                                                  A  VDD    noise  rejection  filter  prevents     the  BOR    from

The Power-up Timer starts after the release of the POR                  triggering on small events. If VDD falls below VBOR for

and BOR.                                                                a duration greater than parameter TBORDC, the device

For   additional  information,      refer      to   Application  Note   will reset. See Figure 6-2 for more information.

AN607, Power-up Trouble Shooting (DS00607).

TABLE 6-1:            BOR OPERATING MODES

BOREN<1:0>                  SBOREN                  Device Mode         BOR Mode             Instruction Execution upon:

                                                                                       Release of POR or Wake-up from Sleep

          11                    X                           X           Active      Waits for BOR ready(1) (BORRDY = 1)

          10                    X                      Awake            Active      Waits for BOR ready (BORRDY = 1)

                                                       Sleep            Disabled

                                1                           X           Active      Waits for BOR ready(1) (BORRDY = 1)

          01                                                X           Disabled

                                0                                                   Begins immediately (BORRDY = x)

          00                    X                           X           Disabled

Note 1:         In these specific cases, “Release of POR” and “Wake-up from Sleep”, there is no delay in start-up. The

                BOR ready flag, (BORRDY = 1), will be set before the CPU is ready to execute instructions because the

                BOR circuit is forced on by the BOREN<1:0> bits.

6.2.1           BOR IS ALWAYS ON                                        6.2.3          BOR CONTROLLED BY SOFTWARE

When      the   BOREN     bits  of      Configuration   Words    are    When      the  BOREN  bits  of      Configuration     Words   are

programmed to ‘11’, the BOR is always ON. The device                    programmed       to  ‘01’,  the  BOR  is    controlled  by    the

start-up will be delayed until the BOR is ready and VDD                 SBOREN bit of the BORCON register. The device start-

is higher than the BOR threshold.                                       up is not delayed by the BOR ready condition or the

BOR protection is active during Sleep. The BOR does                     VDD level.

not delay wake-up from Sleep.                                           BOR protection begins as soon as the BOR circuit is

6.2.2           BOR IS OFF IN SLEEP                                     ready. The status of the BOR circuit is reflected in the

                                                                        BORRDY bit of the BORCON register.

When      the   BOREN     bits  of      Configuration   Words    are    BOR protection is unchanged by Sleep.

programmed to ‘10’, the BOR is on, except in Sleep.

The device start-up will be delayed until the BOR is

ready and VDD is higher than the BOR threshold.

BOR protection is not active during Sleep. The device

wake-up will be delayed until the BOR is ready.

DS40001452F-page 62                                                                            2010-2016 Microchip Technology Inc.
                                                                            PIC16(L)F1516/7/8/9

FIGURE 6-2:                  BROWN-OUT      SITUATIONS

                   VDD                                                                          VBOR

                   Internal                                     TPWRT(1)

                   Reset

                   VDD                                                                          VBOR

                   Internal                             <     TPWRT         TPWRT(1)

                   Reset

                   VDD                                                                          VBOR

                   Internal                                                 TPWRT(1)

                   Reset

         Note  1:  TPWRT     delay only if PWRTE bit is programmed to ‘0’.

6.3          Register Definitions: BOR Control

REGISTER 6-1:                BORCON: BROWN-OUT RESET CONTROL REGISTER

     R/W-1/u       R/W-0/u             U-0         U-0                      U-0       U-0           U-0           R-q/u

SBOREN             BORFS               —           —                        —         —             —             BORRDY

bit 7                                                                                                                  bit 0

Legend:

R = Readable bit             W = Writable bit                   U = Unimplemented bit, read as ‘0’

u = Bit is unchanged         x = Bit is unknown                 -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set             ‘0’ = Bit is cleared               q = Value depends on condition

bit 7              SBOREN: Software Brown-out Reset Enable bit(1)

                   If BOREN <1:0> in Configuration Words  01:

                   SBOREN is read/write, but has no effect on the BOR

                   If BOREN <1:0> in Configuration Words = 01:

                   1=  BOR Enabled

                   0=  BOR Disabled

bit 6              BORFS: Brown-out Reset Fast Start bit(1)

                   If BOREN<1:0> = 11 (Always on) or BOREN<1:0> = 00 (Always off)

                   BORFS is Read/Write, but has no effect.

                   If BOREN <1:0> = 10 (Disabled in Sleep) or BOREN<1:0> = 01 (Under software          control):

                   1=  Band gap is forced on always (covers sleep/wake-up/operating cases)

                   0=  Band gap operates normally, and may turn off

bit 5-1            Unimplemented: Read as ‘0’

bit 0              BORRDY: Brown-out Reset Circuit Ready Status bit

                   1 = The Brown-out Reset circuit is active

                   0 = The Brown-out Reset circuit is inactive

Note     1:  BOREN<1:0> bits are located in Configuration Words.

 2010-2016 Microchip Technology Inc.                                                                 DS40001452F-page 63
PIC16(L)F1516/7/8/9

6.4        Low Power Brown-Out Reset                            6.6        Watchdog Timer (WDT) Reset

           (LPBOR)                                              The Watchdog Timer generates a Reset if the firmware

The    Low-Power      Brown-Out    Reset   (LPBOR)    is   an   does not issue a CLRWDT instruction within the time-out

essential   part  of   the  Reset  subsystem.    Refer     to   period. The TO and PD bits in the STATUS register are

Figure 6-1 to see how the BOR interacts with other              changed to indicate the WDT Reset. See Section 10.0

modules.                                                        “Watchdog Timer (WDT)” for more information.

The LPBOR is used to monitor the external VDD pin.              6.7        RESET Instruction

When too low of a voltage is detected, the device is

held in Reset. When this occurs, a register bit (BOR) is        A RESET instruction will cause a device Reset. The RI

changed to indicate that a BOR Reset has occurred.              bit in the PCON register will be set to ‘0’. See Table        for

The same bit is set for both the BOR and the LPBOR.             default   conditions     after  a   RESET      instruction    has

Refer to Register 6-2.                                          occurred.

6.4.1         ENABLING LPBOR                                    6.8        Stack Overflow/Underflow Reset

The    LPBOR      is  controlled  by  the  LPBOR      bit  of   The   device    can  reset    when   the  Stack    Overflows  or

Configuration Words. When the device is erased, the             Underflows. The STKOVF or STKUNF bits of the PCON

LPBOR module defaults to disabled.                              register indicate the Reset condition. These Resets are

6.4.1.1       LPBOR Module Output                               enabled    by   setting  the  STVREN      bit  in  Configuration

The output of the LPBOR module is a signal indicating           Words.     See       Section 3.6.2     “Overflow/Underflow

whether or not a Reset is to be asserted. This signal is        Reset” for more information.

OR’d together with the Reset signal of the BOR mod-             6.9        Programming Mode Exit

ule to provide the generic BOR signal, which goes to

the PCON register and to the power control block.               Upon     exit  of  Programming       mode,     the    device  will

                                                                behave as if a POR had just occurred.

6.5        MCLR

The MCLR is an optional external input that can reset           6.10       Power-up Timer

the  device.  The     MCLR  function  is  controlled  by   the  The Power-up Timer optionally delays device execution

MCLRE bit of Configuration Words and the LVP bit of             after a BOR or POR event. This timer is typically used to

Configuration Words (Table 6-2).                                allow VDD to stabilize before allowing the device to start

                                                                running.

TABLE 6-2:            MCLR CONFIGURATION                        The Power-up Timer is controlled by the PWRTE bit of

     MCLRE                  LVP            MCLR                 Configuration Words.

         0                  0              Disabled             6.11       Start-up Sequence

         1                  0              Enabled              Upon the release of a POR or BOR, the following must

         x                  1              Enabled              occur before the device will begin executing:

6.5.1         MCLR ENABLED                                      1.   Power-up Timer runs to completion (if enabled).

When MCLR is enabled and the pin is held low, the               2.   Oscillator start-up timer runs to completion (if

device is held in Reset. The MCLR pin is connected to                required for oscillator source).

VDD through an internal weak pull-up.                           3.   MCLR must be released (if enabled).

The device has a noise filter in the MCLR Reset path.           The total time-out will vary based on oscillator configu-

The filter will detect and ignore small pulses.                 ration    and      Power-up     Timer     configuration.      See

              A Reset does not drive the MCLR pin low.          Section 5.0        “Oscillator  Module         (with  Fail-Safe

Note:                                                           Clock Monitor)” for more information.

6.5.2         MCLR DISABLED                                     The Power-up Timer and oscillator start-up timer run

When MCLR is disabled, the pin functions as a general           independently of MCLR Reset. If MCLR is kept low long

purpose input and the internal weak pull-up is under            enough,    the  Power-up      Timer  and    oscillator  start-up

software control. See Section 12.6 “PORTE Registers”            timer will expire. Upon bringing MCLR high, the device

for more information.                                           will begin execution immediately (see Figure 6-3). This

                                                                is useful for testing purposes or to synchronize more

                                                                than one device operating in parallel.

DS40001452F-page 64                                                                    2010-2016 Microchip Technology Inc.
                                                        PIC16(L)F1516/7/8/9

FIGURE 6-3:                RESET START-UP     SEQUENCE

             VDD

Internal POR

                                              TPWRT

Power-Up Timer

MCLR

                                                        TMCLR

Internal RESET

                           Oscillator  Modes

External Crystal                                               TOST

Oscillator Start-Up Timer

Oscillator

             FOSC

Internal Oscillator

Oscillator

             FOSC

External Clock (EC)

CLKIN

             FOSC

 2010-2016 Microchip Technology Inc.                                DS40001452F-page 65
PIC16(L)F1516/7/8/9

6.12     Determining the Cause of a Reset

Upon  any  Reset,    multiple  bits  in  the  STATUS  and

PCON register are updated to indicate the cause of the

Reset. Table  and Table  show the Reset conditions of

these registers.

TABLE 6-3:           RESET STATUS BITS AND THEIR SIGNIFICANCE

STKOVF     STKUNF    RWDT            RMCLR    RI      POR  BOR  TO         PD                     Condition

0                 0      1               1    1         0  x    1          1      Power-on Reset

0                 0      1               1    1         0  x    0          x      Illegal, TO is set on POR

0                 0      1               1    1         0  x    x          0      Illegal, PD is set on POR

0                 0      u               1    1         u  0    1          1      Brown-out Reset

u                 u      0               u    u         u  u    0          u      WDT Reset

u                 u      u               u    u         u  u    0          0      WDT Wake-up from Sleep

u                 u      u               u    u         u  u    1          0      Interrupt Wake-up from Sleep

u                 u      u               0    u         u  u    u          u      MCLR Reset during normal operation

u                 u      u               0    u         u  u    1          0      MCLR Reset during Sleep

u                 u      u               u    0         u  u    u          u      RESET Instruction Executed

1                 u      u               u    u         u  u    u          u      Stack Overflow Reset (STVREN = 1)

u                 1      u               u    u         u  u    u          u      Stack Underflow Reset (STVREN = 1)

TABLE 6-4:           RESET CONDITION FOR SPECIAL REGISTERS

                         Condition                              Program           STATUS                     PCON

                                                                Counter           Register         Register

Power-on Reset                                                  0000h             ---1  1000       00--       110x

MCLR Reset during normal operation                              0000h             ---u  uuuu       uu--       0uuu

MCLR Reset during Sleep                                         0000h             ---1  0uuu       uu--       0uuu

WDT Reset                                                       0000h             ---0  uuuu       uu--       uuuu

WDT Wake-up from Sleep                                          PC + 1            ---0  0uuu       uu--       uuuu

Brown-out Reset                                                 0000h             ---1  1uuu       00--       11u0

Interrupt Wake-up from Sleep                                    PC + 1(1)         ---1  0uuu       uu--       uuuu

RESET Instruction Executed                                      0000h             ---u  uuuu       uu--       u0uu

Stack Overflow Reset (STVREN = 1)                               0000h             ---u  uuuu       1u--       uuuu

Stack Underflow Reset (STVREN = 1)                              0000h             ---u  uuuu       u1--       uuuu

Legend:    u = unchanged,      x = unknown, - = unimplemented bit, reads as ‘0’.

Note 1:  When the wake-up is due to an interrupt and Global Enable bit (GIE) is set, the return address is pushed   on

         the stack and PC is loaded with the interrupt vector (0004h) after execution of PC + 1.

DS40001452F-page 66                                                                2010-2016 Microchip Technology Inc.
                                                                  PIC16(L)F1516/7/8/9

6.13        Power Control (PCON) Register

The Power Control (PCON) register contains flag bits

to differentiate between a:

•  Power-on Reset (POR)

•  Brown-out Reset (BOR)

•  Reset Instruction Reset (RI)

•  MCLR Reset (RMCLR)

•  Watchdog Timer Reset (RWDT)

•  Stack Underflow Reset (STKUNF)

•  Stack Overflow Reset (STKOVF)

The PCON register bits are shown in Register 6-2.

6.14        Register Definitions: Power Control

REGISTER 6-2:            PCON: POWER CONTROL REGISTER

   R/W/HS-0/q        R/W/HS-0/q        U-0            R/W/HC-1/q  R/W/HC-1/q        R/W/HC-1/q    R/W/HC-q/u      R/W/HC-q/u

   STKOVF            STKUNF            —                  RWDT    RMCLR               RI              POR         BOR

   bit 7                                                                                                                 bit 0

   Legend:

   HC = Bit is cleared by hardware                                HS = Bit is set by hardware

   R = Readable bit                 W = Writable bit              U = Unimplemented bit, read as ‘0’

   u = Bit is unchanged             x = Bit is unknown            -m/n = Value at POR and BOR/Value at all other Resets

   ‘1’ = Bit is set                 ‘0’ = Bit is cleared          q = Value depends on condition

   bit 7             STKOVF: Stack Overflow Flag bit

                     1=  A Stack Overflow occurred

                     0=  A Stack Overflow has not occurred or cleared by firmware

   bit 6             STKUNF: Stack Underflow Flag bit

                     1=  A Stack Underflow occurred

                     0=  A Stack Underflow has not occurred or cleared by firmware

   bit 5             Unimplemented: Read as ‘0’

   bit 4             RWDT: Watchdog Timer Reset Flag bit

                     1 = A Watchdog Timer Reset has not occurred or set to ‘1’ by firmware

                     0 = A Watchdog Timer Reset has occurred (cleared by hardware)

   bit 3             RMCLR: MCLR Reset Flag bit

                     1 = A MCLR Reset has not occurred or set to ‘1’ by firmware

                     0 = A MCLR Reset has occurred (cleared by hardware)

   bit 2             RI: RESET Instruction Flag bit

                     1 = A RESET instruction has not been executed or set to ‘1’ by firmware

                     0 = A RESET instruction has been executed (cleared by hardware)

   bit 1             POR: Power-on Reset Status bit

                     1 = No Power-on Reset occurred

                     0 = A Power-on Reset occurred (must be set in software after a Power-on Reset occurs)

   bit 0             BOR: Brown-out Reset Status bit

                     1 = No Brown-out Reset occurred

                     0 = A Brown-out Reset occurred (must be set in software after a Power-on Reset or Brown-out  Reset  occurs)

 2010-2016 Microchip Technology Inc.                                                                       DS40001452F-page 67
PIC16(L)F1516/7/8/9

TABLE 6-5:  SUMMARY OF REGISTERS ASSOCIATED WITH RESETS

Name        Bit 7    Bit 6   Bit 5  Bit 4  Bit 3       Bit 2                    Bit 1  Bit 0   Register

                                                                                               on Page

BORCON      SBOREN   BORFS   —      —      —           —                        —      BORRDY               63

PCON        STKOVF   STKUNF  —      RWDT   RMCLR       RI                       POR    BOR                  67

STATUS      —        —       —      TO     PD          Z                        DC     C                    21

WDTCON      —        —                     WDTPS<4:0>                                  SWDTEN               86

Legend:   — = unimplemented, read as ‘0’. Shaded cells are not used by Resets.

Note  1:  Other (non Power-up) Resets include MCLR Reset and Watchdog Timer Reset during normal operation.

DS40001452F-page 68                                                              2010-2016 Microchip Technology Inc.
                                                                        PIC16(L)F1516/7/8/9

7.0       INTERRUPTS

The interrupt feature allows certain events to preempt

normal program flow. Firmware is used to determine

the source of the interrupt and act accordingly. Some

interrupts can be configured to wake the MCU from

Sleep mode.

This  chapter  contains     the  following    information   for

Interrupts:

•  Operation

•  Interrupt Latency

•  Interrupts During Sleep

•  INT Pin

•  Automatic Context Saving

Many  peripherals     produce    interrupts.     Refer  to  the

corresponding chapters for details.

A  block  diagram     of  the  interrupt  logic  is  shown  in

Figure 7-1.

FIGURE 7-1:               INTERRUPT LOGIC

                                                            TMR0IF      Wake-up

                                                            TMR0IE      (If in Sleep mode)

                    Peripheral Interrupts                        INTF

                                                                 INTE

          (TMR1IF)    PIR1<0>                                    IOCIF           Interrupt

          (TMR1IE)    PIE1<0>                                    IOCIE           to CPU

                                                                 PEIE

                    PIRn<7>                                      GIE

                      PIEn<7>

 2010-2016 Microchip Technology Inc.                                   DS40001452F-page 69
PIC16(L)F1516/7/8/9

7.1       Operation                                                    7.2         Interrupt Latency

Interrupts are disabled upon any device Reset. They                    Interrupt latency is defined as the time from when the

are enabled by setting the following bits:                             interrupt event occurs to the time code execution at the

•  GIE bit of the INTCON register                                      interrupt vector begins. The latency for synchronous

•  Interrupt Enable bit(s) for the specific interrupt                  interrupts   is  three  or    four  instruction  cycles.    For

   event(s)                                                            asynchronous     interrupts,  the   latency  is  three  to  five

•  PEIE bit of the INTCON register (if the Interrupt                   instruction  cycles,    depending   on  when     the  interrupt

   Enable bit of the interrupt event is contained in the               occurs. See Figure 7-2 and Figure 7-3 for more details.

   PIEx register)

The INTCON, PIR1 and PIR2 registers record individual

interrupts via interrupt flag bits. Interrupt flag bits will be

set,  regardless    of  the  status     of  the    GIE,   PEIE  and

individual interrupt enable bits.

The following events happen when an interrupt event

occurs while the GIE bit is set:

•  Current prefetched instruction is flushed

•  GIE bit is cleared

•  Current Program Counter (PC) is pushed onto the

   stack

•  Critical registers are automatically saved to the

   shadow registers (See Section 7.5 “Automatic

   Context Saving”)

•  PC is loaded with the interrupt vector 0004h

The firmware within the Interrupt Service Routine (ISR)

should determine the source of the interrupt by polling

the interrupt flag bits. The interrupt flag bits must be

cleared   before    exiting  the     ISR    to     avoid  repeated

interrupts. Because the GIE bit is cleared, any interrupt

that occurs while executing the ISR will be recorded

through   its  interrupt     flag,  but     will   not   cause  the

processor to redirect to the interrupt vector.

The RETFIE instruction exits the ISR by popping the

previous address from the stack, restoring the saved

context from the shadow registers and setting the GIE

bit.

For   additional    information     on   a  specific      interrupt’s

operation, refer to its peripheral chapter.

      Note 1:  Individual    interrupt      flag   bits   are   set,

               regardless    of     the     state  of    any   other

               enable bits.

          2:   All interrupts will be ignored while the GIE

               bit  is  cleared.    Any     interrupt     occurring

               while the GIE bit is clear will be serviced

               when the GIE bit is set again.

DS40001452F-page 70                                                                           2010-2016 Microchip Technology Inc.
                                                                     PIC16(L)F1516/7/8/9

FIGURE 7-2:          INTERRUPT LATENCY

OSC1

           Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4      Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4  Q1  Q2 Q3  Q4 Q1 Q2 Q3 Q4  Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4

CLKOUT                                  Interrupt Sampled

                                        during Q1

Interrupt

GIE

PC            PC-1   PC                           PC+1               0004h        0005h

Execute    1  Cycle  Instruction at PC  Inst(PC)        NOP          NOP    Inst(0004h)

Interrupt

GIE

PC            PC-1   PC                 PC+1/FSR        New PC/      0004h        0005h

                                        ADDR            PC+1

Execute    2  Cycle  Instruction at PC  Inst(PC)        NOP          NOP    Inst(0004h)

Interrupt

GIE

PC            PC-1   PC                 FSR ADDR        PC+1         PC+2         0004h     0005h

Execute    3  Cycle  Instruction at PC  INST(PC)        NOP          NOP          NOP       Inst(0004h)  Inst(0005h)

Interrupt

GIE

PC            PC-1   PC                 FSR ADDR        PC+1                PC+2            0004h        0005h

Execute    3  Cycle  Instruction at PC  INST(PC)        NOP          NOP          NOP       NOP          Inst(0004h)

 2010-2016 Microchip Technology Inc.                                                            DS40001452F-page     71
PIC16(L)F1516/7/8/9

FIGURE 7-3:          INT      PIN   INTERRUPT       TIMING

             Q1      Q2       Q3    Q4   Q1  Q2     Q3      Q4  Q1  Q2    Q3  Q4       Q1       Q2  Q3  Q4  Q1        Q2  Q3  Q4

OSC1

CLKOUT (3)

                              (4)

INT pin                                      (1)

INTF                 (1)            (5)                         Interrupt Latency (2)

GIE

INSTRUCTION FLOW

PC                        PC                      PC + 1            PC + 1                      0004h                 0005h

Instruction          Inst (PC)               Inst (PC + 1)          —                  Inst (0004h)             Inst (0005h)

Fetched

Instruction          Inst (PC – 1)           Inst (PC)              Dummy Cycle        Dummy Cycle                    Inst (0004h)

Executed

Note     1:  INTF flag is sampled here (every Q1).

         2:  Asynchronous interrupt latency = 3-5 TCY. Synchronous latency = 3-4 TCY, where TCY = instruction cycle           time.

             Latency is the same whether Inst (PC) is a single cycle or a 2-cycle instruction.

         3:  CLKOUT not available in all oscillator modes.

         4:  For minimum width of INT pulse, refer to AC specifications in Section 25.0 “Electrical Specifications”.

         5:  INTF is enabled to be set any time during the Q4-Q1 cycles.

DS40001452F-page 72                                                                              2010-2016 Microchip Technology Inc.
                                                                       PIC16(L)F1516/7/8/9

7.3       Interrupts During Sleep

Some interrupts can be used to wake from Sleep. To

wake     from  Sleep,     the   peripheral  must       be    able  to

operate without the system clock. The interrupt source

must have the appropriate Interrupt Enable bit(s) set

prior to entering Sleep.

On waking from Sleep, if the GIE bit is also set, the

processor will branch to the interrupt vector. Otherwise,

the processor will continue executing instructions after

the SLEEP instruction. The instruction directly after the

SLEEP    instruction      will  always  be   executed        before

branching to the ISR. Refer to the Section 8.0 “Power-

Down Mode (Sleep)” for more details.

7.4       INT Pin

The INT pin can be used to generate an asynchronous

edge-triggered      interrupt.    This  interrupt  is  enabled     by

setting  the   INTE    bit  of    the   INTCON     register.    The

INTEDG bit of the OPTION_REG register determines on

which edge the interrupt will occur. When the INTEDG

bit is set, the rising edge will cause the interrupt. When

the INTEDG bit is clear, the falling edge will cause the

interrupt. The INTF bit of the INTCON register will be set

when a valid edge appears on the INT pin. If the GIE and

INTE     bits  are  also    set,  the   processor      will  redirect

program execution to the interrupt vector.

7.5       Automatic Context Saving

Upon entering an interrupt, the return PC address is

saved on the stack. Additionally, the following registers

are automatically saved in the Shadow registers:

•  W register

•  STATUS register (except for TO and PD)

•  BSR register

•  FSR registers

•  PCLATH register

Upon exiting the Interrupt Service Routine, these regis-

ters are automatically restored. Any modifications to

these registers during the ISR will be lost. If modifica-

tions to any of these registers are desired, the corre-

sponding Shadow register should be modified and the

value    will  be   restored      when  exiting    the  ISR.    The

Shadow registers are available in Bank 31 and are

readable       and  writable.     Depending        on   the  user’s

application, other registers may also need to be saved.

 2010-2016 Microchip Technology Inc.                                  DS40001452F-page 73
PIC16(L)F1516/7/8/9

7.6         Register Definitions: Interrupt Control

REGISTER 7-1:         INTCON: INTERRUPT CONTROL REGISTER

     R/W-0/0      R/W-0/0   R/W-0/0                  R/W-0/0        R/W-0/0      R/W-0/0   R/W-0/0                  R-0/0

        GIE           PEIE  TMR0IE                   INTE           IOCIE        TMR0IF             INTF            IOCIF

bit 7                                                                                                                  bit 0

Legend:

R = Readable bit            W = Writable bit                    U = Unimplemented bit, read as ‘0’

u = Bit is unchanged        x = Bit is unknown                  -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set            ‘0’ = Bit is cleared

bit  7            GIE: Global Interrupt Enable bit

                  1 = Enables all active interrupts

                  0 = Disables all interrupts

bit  6            PEIE: Peripheral Interrupt Enable bit

                  1 = Enables all active peripheral interrupts

                  0 = Disables all peripheral interrupts

bit  5            TMR0IE: Timer0 Overflow Interrupt Enable bit

                  1 = Enables the Timer0 interrupt

                  0 = Disables the Timer0 interrupt

bit  4            INTE: INT External Interrupt Enable bit

                  1 = Enables the INT external interrupt

                  0 = Disables the INT external interrupt

bit  3            IOCIE: Interrupt-on-Change Enable bit

                  1 = Enables the interrupt-on-change

                  0 = Disables the interrupt-on-change

bit  2            TMR0IF: Timer0 Overflow Interrupt Flag bit

                  1 = TMR0 register has overflowed

                  0 = TMR0 register did not overflow

bit  1            INTF: INT External Interrupt Flag bit

                  1 = The INT external interrupt occurred

                  0 = The INT external interrupt did not occur

bit  0            IOCIF: Interrupt-on-Change Interrupt Flag bit(1)

                  1 = When at least one of the interrupt-on-change pins changed  state

                  0 = None of the interrupt-on-change pins have changed state

Note    1:   The IOCIF Flag bit is read-only and cleared when all the Interrupt-on-Change  flags    in  the  IOCBF  register

             have been cleared by software.

DS40001452F-page 74                                                               2010-2016 Microchip Technology Inc.
                                                                      PIC16(L)F1516/7/8/9

REGISTER 7-2:         PIE1: PERIPHERAL INTERRUPT ENABLE REGISTER 1

     R/W-0/0      R/W-0/0   R/W-0/0                    R/W-0/0    R/W-0/0     R/W-0/0  R/W-0/0      R/W-0/0

TMR1GIE               ADIE             RCIE            TXIE       SSPIE       CCP1IE   TMR2IE       TMR1IE

bit 7                                                                                                                  bit 0

Legend:

R = Readable bit            W = Writable bit                    U = Unimplemented bit, read as ‘0’

u = Bit is unchanged        x = Bit is unknown                  -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set            ‘0’ = Bit is cleared

bit  7            TMR1GIE: Timer1 Gate Interrupt Enable bit

                  1 = Enables the Timer1 Gate Acquisition interrupt

                  0 = Disables the Timer1 Gate Acquisition interrupt

bit  6            ADIE: Analog-to-Digital Converter (ADC) Interrupt   Enable  bit

                  1 = Enables the ADC interrupt

                  0 = Disables the ADC interrupt

bit  5            RCIE: USART Receive Interrupt Enable bit

                  1 = Enables the USART receive interrupt

                  0 = Disables the USART receive interrupt

bit  4            TXIE: USART Transmit Interrupt Enable bit

                  1 = Enables the USART transmit interrupt

                  0 = Disables the USART transmit interrupt

bit  3            SSPIE: Synchronous Serial Port (MSSP) Interrupt     Enable  bit

                  1 = Enables the MSSP interrupt

                  0 = Disables the MSSP interrupt

bit  2            CCP1IE: CCP1 Interrupt Enable bit

                  1 = Enables the CCP1 interrupt

                  0 = Disables the CCP1 interrupt

bit  1            TMR2IE: TMR2 to PR2 Match Interrupt Enable bit

                  1 = Enables the Timer2 to PR2 match interrupt

                  0 = Disables the Timer2 to PR2 match interrupt

bit  0            TMR1IE: Timer1 Overflow Interrupt Enable bit

                  1 = Enables the Timer1 overflow interrupt

                  0 = Disables the Timer1 overflow interrupt

Note:         Bit PEIE of the INTCON register must be

              set to enable any peripheral interrupt.

 2010-2016 Microchip Technology Inc.                                                               DS40001452F-page 75
PIC16(L)F1516/7/8/9

REGISTER 7-3:         PIE2: PERIPHERAL INTERRUPT ENABLE REGISTER 2

     R/W-0/0          U-0  U-0                         U-0       R/W-0/0  U-0                      U-0  R/W-0/0

     OSFIE            —    —                           —          BCLIE   —                        —    CCP2IE

bit 7                                                                                                                 bit 0

Legend:

R = Readable bit           W = Writable bit                    U = Unimplemented bit, read as ‘0’

u = Bit is unchanged       x = Bit is unknown                  -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set           ‘0’ = Bit is cleared

bit  7            OSFIE: Oscillator Fail Interrupt Enable bit

                  1=  Enables the Oscillator Fail interrupt

                  0=  Disables the Oscillator Fail interrupt

bit  6-4          Unimplemented: Read as ‘0’

bit  3            BCLIE: MSSP Bus Collision Interrupt Enable bit

                  1=  Enables the MSSP Bus Collision Interrupt

                  0=  Disables the MSSP Bus Collision Interrupt

bit  2-1          Unimplemented: Read as ‘0’

bit  0            CCP2IE: CCP2 Interrupt Enable bit

                  1=  Enables the CCP2 interrupt

                  0=  Disables the CCP2 interrupt

Note:         Bit PEIE of the INTCON register must be

              set to enable any peripheral interrupt.

DS40001452F-page 76                                                           2010-2016 Microchip Technology Inc.
                                                                PIC16(L)F1516/7/8/9

REGISTER 7-4:         PIR1: PERIPHERAL INTERRUPT REQUEST REGISTER 1

     R/W-0/0        R/W-0/0              R-0/0          R-0/0   R/W-0/0       R/W-0/0  R/W-0/0      R/W-0/0

TMR1GIF               ADIF               RCIF           TXIF    SSPIF         CCP1IF   TMR2IF       TMR1IF

bit 7                                                                                                                  bit 0

Legend:

R = Readable bit              W = Writable bit                  U = Unimplemented bit, read as ‘0’

u = Bit is unchanged          x = Bit is unknown                -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set              ‘0’ = Bit is cleared

bit  7              TMR1GIF: Timer1 Gate Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  6              ADIF: ADC Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  5              RCIF: USART Receive Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  4              TXIF: USART Transmit Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  3              SSPIF: Synchronous Serial Port (MSSP) Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  2              CCP1IF: CCP1 Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  1              TMR2IF: Timer2 to PR2 Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  0              TMR1IF: Timer1 Overflow Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

Note:         Interrupt flag bits are set when an interrupt

              condition occurs, regardless of the state of

              its corresponding enable bit or the Global

              Enable bit, GIE, of the INTCON register.

              User  software  should            ensure  the

              appropriate interrupt flag bits are clear prior

              to enabling an interrupt.

 2010-2016 Microchip Technology Inc.                                                               DS40001452F-page 77
PIC16(L)F1516/7/8/9

REGISTER 7-5:         PIR2: PERIPHERAL INTERRUPT REQUEST REGISTER 2

     R/W-0/0          U-0                U-0          U-0              R/W-0/0     U-0                     U-0         R/W-0/0

     OSFIF            —                  —            —                BCLIF       —                       —           CCP2IF

bit 7                                                                                                                         bit 0

Legend:

R = Readable bit              W = Writable bit                         U = Unimplemented bit, read as ‘0’

u = Bit is unchanged          x = Bit is unknown                       -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set              ‘0’ = Bit is cleared

bit  7              OSFIF: Oscillator Fail Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  6-4            Unimplemented: Read as ‘0’

bit  3              BCLIF: MSSP Bus Collision Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

bit  2-1            Unimplemented: Read as ‘0’

bit  0              CCP2IF: CCP2 Interrupt Flag bit

                    1 = Interrupt is pending

                    0 = Interrupt is not pending

Note:         Interrupt flag bits are set when an interrupt

              condition occurs, regardless of the state of

              its corresponding enable bit or the Global

              Enable bit, GIE, of the INTCON register.

              User  software  should          ensure  the

              appropriate interrupt flag bits are clear prior

              to enabling an interrupt.

TABLE 7-1:          SUMMARY OF REGISTERS ASSOCIATED WITH INTERRUPTS

        Name        Bit 7     Bit 6           Bit 5            Bit 4   Bit 3    Bit 2            Bit 1          Bit 0  Register

                                                                                                                       on Page

INTCON               GIE      PEIE            TMR0IE           INTE    IOCIE    TMR0IF           INTF         IOCIF    74

OPTION_REG          WPUEN     INTEDG          TMR0CS           TMR0SE  PSA                       PS<2:0>               146

PIE1                TMR1GIE   ADIE            RCIE             TXIE    SSPIE    CCP1IE           TMR2IE    TMR1IE      75

PIE2                OSFIE     —                   —            —       BCLIE    —                —         CCP2IE      76

PIR1                TMR1GIF   ADIF            RCIF             TXIF    SSPIF    CCP1IF           TMR2IF    TMR1IF      77

PIR2                OSFIF     —                   —            —       BCLIF    —                —         CCP2IF      78

Legend:       — = unimplemented locations read as ‘0’. Shaded cells are not used by Interrupts.

DS40001452F-page 78                                                                               2010-2016 Microchip Technology Inc.
                                                                                 PIC16(L)F1516/7/8/9

8.0            POWER-DOWN MODE (SLEEP)                                       8.1        Wake-up from Sleep

The     Power-Down        mode    is    entered       by  executing       a  The device can wake-up from Sleep through one of the

SLEEP instruction.                                                           following events:

Upon entering Sleep mode, the following conditions                           1.    External Reset input on MCLR pin, if enabled

exist:                                                                       2.    BOR Reset, if enabled

1.   WDT       will  be    cleared      but  keeps        running,    if     3.    POR Reset

     enabled for operation during Sleep.                                     4.    Watchdog Timer, if enabled

2.   PD bit of the STATUS register is cleared.                               5.    Any external interrupt

3.   TO bit of the STATUS register is set.                                   6.    Interrupts  by   peripherals  capable   of  running

4.   CPU clock is disabled.                                                        during Sleep (see individual peripheral for more

5.   31 kHz LFINTOSC is unaffected and peripherals                                 information)

     that operate from it may continue operation in                          The first three events will cause a device Reset. The

     Sleep.                                                                  last  three    events  are   considered  a  continuation    of

6.   Timer1          and  peripherals        that     operate     from       program    execution.    To  determine   whether  a  device

     Timer1 continue operation in Sleep when the                             Reset      or  wake-up       event  occurred,     refer     to

     Timer1 clock source selected is:                                        Section 6.12 “Determining the Cause of a Reset”.

        •  LFINTOSC                                                          When the SLEEP instruction is being executed, the next

        •  T1CKI                                                             instruction (PC + 1) is prefetched. For the device to

        •  Secondary oscillator                                              wake-up through an interrupt event, the corresponding

7.   ADC       is    unaffected,    if  the       dedicated       FRC        interrupt  enable   bit  must  be   enabled.  Wake-up     will

     oscillator is selected.                                                 occur regardless of the state of the GIE bit. If the GIE

8.   I/O ports maintain the status they had before                           bit is disabled, the device continues execution at the

     SLEEP was executed (driving high, low or high-                          instruction after the SLEEP instruction. If the GIE bit is

     impedance).                                                             enabled, the device executes the instruction after the

9.   Resets        other  than  WDT     are        not  affected    by       SLEEP instruction, the device will then call the Interrupt

     Sleep mode.                                                             Service Routine. In cases where the execution of the

                                                                             instruction following SLEEP    is not desirable, the user

Refer      to  individual  chapters          for   more      details  on     should have a NOP after the SLEEP instruction.

peripheral operation during Sleep.                                           The WDT is cleared when the device wakes up from

To   minimize        current    consumption,            the    following     Sleep, regardless of the source of wake-up.

conditions should be considered:

•   I/O pins should not be floating

•   External circuitry sinking current from I/O pins

•   Internal circuitry sourcing current from I/O pins

•   Current draw from pins with internal weak pull-ups

•   Modules using 31 kHz LFINTOSC

•   Modules using secondary oscillator

I/O  pins      that  are  high-impedance           inputs    should   be

pulled     to  VDD   or   VSS   externally        to  avoid  switching

currents caused by floating inputs.

Examples of internal circuitry that might be sourcing

current    include   the   FVR    module.          See    Section 14.0

“Fixed         Voltage     Reference         (FVR)”          for    more

information on this module.

 2010-2016 Microchip Technology Inc.                                                                            DS40001452F-page 79
PIC16(L)F1516/7/8/9

8.1.1              WAKE-UP USING INTERRUPTS                                         •   If the interrupt occurs during or after the execu-

When global interrupts are disabled (GIE cleared) and                                   tion of a SLEEP instruction

any interrupt source has both its interrupt enable bit                                  -  SLEEP instruction will be completely

and interrupt flag bit set, one of the following will occur:                               executed

•  If the interrupt occurs before the execution of a                                    -  Device will immediately wake-up from Sleep

   SLEEP instruction                                                                    -  WDT and WDT prescaler will be cleared

   -  SLEEP instruction will execute as a NOP                                           -  TO bit of the STATUS register will be set

   -  WDT and WDT prescaler will not be cleared                                         -  PD bit of the STATUS register will be cleared

   -  TO bit of the STATUS register will not be set                                 Even if the flag bits were checked before executing a

   -  PD bit of the STATUS register will not be                                     SLEEP instruction, it may be possible for flag bits to

      cleared                                                                       become set before the SLEEP instruction completes.

                                                                                    To determine whether a SLEEP instruction executed,

                                                                                    test the PD bit. If the PD bit is set, the SLEEP instruction

                                                                                    was executed as a NOP.

FIGURE 8-1:                  WAKE-UP FROM SLEEP THROUGH INTERRUPT

                     Q1  Q2  Q3  Q4    Q1  Q2  Q3  Q4       Q1                  Q1  Q2     Q3  Q4  Q1 Q2  Q3   Q4     Q1  Q2  Q3  Q4   Q1  Q2         Q3     Q4

         OSC1(1)

      CLKOUT(2)                                                        TOST(3)

   Interrupt flag                                                               Interrupt Latency(4)

   GIE bit                                               Processor in
   (INTCON reg.)
                                                            Sleep

   Instruction Flow

               PC        PC                PC + 1                  PC + 2              PC + 2         PC + 2              0004h                       0005h

      Instruction    Inst(PC) = Sleep      Inst(PC + 1)                         Inst(PC + 2)                              Inst(0004h)  Inst(0005h)
      Fetched

      Instruction        Inst(PC - 1)      Sleep                                Inst(PC + 1)       Forced NOP             Forced NOP       Inst(0004h)
      Executed

   Note     1:       XT, HS or LP Oscillator mode assumed.

            2:       CLKOUT is not available in XT, HS, or LP Oscillator modes, but shown here for timing reference.

            3:       TOST=1024 TOSC. This delay does not apply to EC, RC and INTOSC Oscillator modes or Two-Speed Start-up (see Section 5.4 “Two-

                     Speed Clock Start-up Mode”).

            4:       GIE = 1 assumed. In this case after wake-up, the processor calls the ISR at 0004h. If GIE = 0, execution will continue in-line.

DS40001452F-page 80                                                                                        2010-2016 Microchip Technology Inc.
                                                                    PIC16(L)F1516/7/8/9

8.2      Low-Power Sleep Mode                                    8.2.2         PERIPHERAL USAGE IN SLEEP

The PIC16F1516/7/8/9 device contains an internal Low             Some peripherals that can operate in Sleep mode will

Dropout  (LDO)  voltage    regulator,       which  allows  the   not operate properly with the Low-Power Sleep mode

device I/O pins to operate at voltages up to 5.5V while          selected. The LDO will remain in the normal power

the internal device logic operates at a lower voltage.           mode when those peripherals are enabled. The Low-

The LDO and its associated reference circuitry must              Power  Sleep  mode  is      intended  for  use  with  these

remain active when the device is in Sleep mode. The              peripherals:

PIC16F1516/7/8/9 allows the user to optimize the oper-           •  Brown-Out Reset (BOR)

ating current in Sleep, depending on the application             •  Watchdog Timer (WDT)

requirements.                                                    •  External interrupt pin/Interrupt-on-change pins

A Low-Power Sleep mode can be selected by setting                •  Timer1 (with external clock source)

the VREGPM bit of the VREGCON register. With this                •  CCP (Capture mode)

bit set, the LDO and reference circuitry are placed in a

low-power state when the device is in Sleep.

8.2.1        SLEEP CURRENT VS. WAKE-UP                              Note:      The PIC16LF1516/7/8/9 does not have a

             TIME                                                              configurable  Low-Power      Sleep      mode.

                                                                               PIC16LF1516/7/8/9       is  an  unregulated

In the default operating mode, the LDO and reference                           device and is always in the lowest power

circuitry remain in the normal configuration while in                          state when in Sleep, with no wake-up time

Sleep. The device is able to exit Sleep mode quickly                           penalty. This device has a lower maximum

since all circuits remain active. In Low-Power Sleep                           VDD  and      I/O  voltage        than  the

mode, when waking up from Sleep, an extra delay time                           PIC16F1516/7/8/9.       See     Section 25.0

is required for these circuits to return to the normal con-                    “Electrical   Specifications”     for   more

figuration and stabilize.                                                      information.

The Low-Power Sleep mode is beneficial for applica-

tions that stay in Sleep mode for long periods of time.

The  normal    mode  is    beneficial  for  applications   that

need to wake from Sleep quickly and frequently.

 2010-2016 Microchip Technology Inc.                                                                  DS40001452F-page 81
PIC16(L)F1516/7/8/9

8.3          Register Definitions: Voltage Regulator Control

REGISTER 8-1:            VREGCON: VOLTAGE REGULATOR CONTROL REGISTER(1)

       U-0            U-0            U-0              U-0        U-0                  U-0             R/W-0/0     R/W-1/1

         —             —                 —            —              —                —              VREGPM       Reserved

bit 7                                                                                                                  bit     0

Legend:

R = Readable bit           W = Writable bit                      U = Unimplemented    bit, read as ‘0’

u = Bit is unchanged       x = Bit is unknown                    -n/n = Value at POR  and BOR/Value     at  all  other Resets

‘1’ = Bit is set           ‘0’ = Bit is cleared

bit 7-2           Unimplemented: Read as ‘0’

bit 1             VREGPM: Voltage Regulator Power Mode Selection bit

                  1=  Low-Power Sleep mode enabled in Sleep(2)

                      Draws lowest current in Sleep, slower wake-up

                  0=  Normal-Power mode enabled in Sleep(2)

                      Draws higher current in Sleep, faster wake-up

bit 0             Reserved: Read as ‘1’. Maintain this bit set.

Note     1:  PIC16F1516/7/8/9 only.

         2:  See Section 25.0 “Electrical Specifications”.

TABLE 8-1:        SUMMARY OF REGISTERS ASSOCIATED WITH POWER-DOWN                                       MODE

Name              Bit 7    Bit 6            Bit 5     Bit 4      Bit 3       Bit 2            Bit 1     Bit 0     Register

                                                                                                                  on Page

INTCON            GIE      PEIE             TMR0IE    INTE       IOCIE       TMR0IF           INTF      IOCIF     74

IOCBF             IOCBF7   IOCBF6           IOCBF5    IOCBF4     IOCBF3      IOCBF2           IOCBF1    IOCBF0    125

IOCBN             IOCBN7   IOCBN6           IOCBN5    IOCBN4     IOCBN3      IOCBN2           IOCBN1    IOCBN0    125

IOCBP             IOCBP7   IOCBP6           IOCBP5    IOCBP4     IOCBP3      IOCBP2           IOCBP1    IOCBP0    125

PIE1              TMR1GIE  ADIE             RCIE      TXIE       SSPIE       CCP1IE           TMR2IE    TMR1IE    75

PIE2              OSFIE    —                —            —       BCLIE       —                —         CCP2IE    76

PIR1              TMR1GIF  ADIF             RCIF      TXIF       SSPIF       CCP1IF           TMR2IF    TMR1IF    77

PIR2              OSFIF    —                —            —       BCLIF       —                —         CCP2IF    78

STATUS            —        —                —            TO      PD          Z                DC            C     21

VREGCON(1)        —        —                —            —           —       —                VREGPM    Reserved  82

WDTCON            —        —                                     WDTPS<4:0>                             SWDTEN    86

Legend:      — = unimplemented, read as  ‘0’. Shaded  cells are not used in Power-Down mode.

Note     1:  PIC16F1516/7/8/9 only.

DS40001452F-page 82                                                                       2010-2016 Microchip Technology Inc.
                                                                         PIC16(L)F1516/7/8/9

9.0          LOW DROPOUT (LDO)                                           On power-up, the external capacitor will load the LDO

             VOLTAGE REGULATOR                                           voltage regulator. To prevent erroneous operation, the

                                                                         device is held in Reset while a constant current source

The PIC16F1516/7/8/9 has an internal Low Dropout                         charges the external capacitor. After the cap is fully

Regulator (LDO) which provides operation above 3.6V.                     charged, the device is released from Reset. For more

The LDO regulates a voltage for the internal device                      information on the constant current rate, refer to the

logic while permitting the VDD and I/O pins to operate                   LDO Regulator Characteristics Table in Section 25.0

at a higher voltage. There is no user enable/disable                     “Electrical Specifications”.

control available for the LDO, it is always active. The

PIC16LF1516/7/8/9        operates  at   a  maximum       VDD   of

3.6V and does not incorporate an LDO.

A device I/O pin may be configured as the LDO voltage

output,  identified  as  the      VCAP     pin.  Although      not

required, an external low-ESR capacitor may be con-

nected to the VCAP pin for additional regulator stability.

The  VCAPEN     bit  of  Configuration     Words      enables  or

disables the VCAP pin. Refer to Table 9-1.

TABLE 9-1:           VCAPEN SELECT BIT

             VCAPEN                              Pin

             0                                RA5

TABLE 9-2:           SUMMARY OF CONFIGURATION WORD WITH LDO

Name         Bits        Bit -/7     Bit -/6      Bit 13/5     Bit 12/4  Bit 11/3  Bit 10/2    Bit 9/1  Bit 8/0     Register

                                                                                                                    on Page

CONFIG2      13:8                                     LVP      DEBUG     LPBOR           BORV  STVREN            —  43

             7:0         —              —             —        VCAPEN    —               —             WRT<1:0>

Legend:      — = unimplemented locations read as ‘0’. Shaded cells are not used by LDO.

Note     1:  PIC16F1516/7/8/9 only.

 2010-2016 Microchip Technology Inc.                                                                   DS40001452F-page 83
PIC16(L)F1516/7/8/9

10.0       WATCHDOG TIMER (WDT)

The Watchdog Timer is a system timer that generates

a  Reset   if  the  firmware  does  not    issue  a  CLRWDT

instruction within the time-out period. The Watchdog

Timer  is  typically  used    to  recover  the  system  from

unexpected events.

The WDT has the following features:

•  Independent clock source

•  Multiple operating modes

   -  WDT is always ON

   -  WDT is OFF when in Sleep

   -  WDT is controlled by software

   -  WDT is always OFF

•  Configurable time-out period is from 1 ms to 256

   seconds (nominal)

•  Multiple Reset conditions

•  Operation during Sleep

FIGURE 10-1:               WATCHDOG TIMER BLOCK               DIAGRAM

      WDTE<1:0> = 01

               SWDTEN

      WDTE<1:0> = 11                                          LFINTOSC  23-bit Programmable  WDT Time-out

                                                                        Prescaler WDT

      WDTE<1:0> = 10

                    Sleep                                               WDTPS<4:0>

DS40001452F-page 84                                                      2010-2016          Microchip Technology  Inc.
                                                                           PIC16(L)F1516/7/8/9

10.1    Independent Clock Source                                   10.3       Time-Out Period

The   WDT   derives      its  time    base  from   the  31 kHz     The     WDTPS          bits  of  the  WDTCON        register        set  the

LFINTOSC       internal  oscillator.  Time  intervals   in   this  time-out period from 1 ms to 256 seconds (nominal).

chapter are based on a nominal interval of 1 ms. See               After   a  Reset,        the     default  time-out     period       is   two

Section 25.0    “Electrical   Specifications”           for  the   seconds.

LFINTOSC tolerances.

                                                                   10.4       Clearing the WDT

10.2    WDT Operating Modes                                        The     WDT        is    cleared    when      any  of     the      following

The Watchdog Timer module has four operating modes                 conditions occur:

controlled  by  the  WDTE<1:0>        bits  in  Configuration      •       Any Reset

Words. See Table .                                                 •       CLRWDT instruction is executed

10.2.1      WDT IS ALWAYS ON                                       •       Device enters Sleep

When the WDTE bits of Configuration Words are set to               •       Device wakes up from Sleep

‘11’, the WDT is always ON.                                        •       Oscillator fail

WDT protection is active during Sleep.                             •       WDT is disabled

                                                                   •       Oscillator Start-up Timer (OST) is running

10.2.2      WDT IS OFF IN SLEEP                                    See Table 10-2 for more information.

When the WDTE bits of Configuration Words are set to

‘10’, the WDT is ON, except in Sleep.                              10.5       Operation During Sleep

WDT protection is not active during Sleep.                         When the device enters Sleep, the WDT is cleared. If

10.2.3      WDT CONTROLLED BY SOFTWARE                             the WDT is enabled during Sleep, the WDT resumes

                                                                   counting.

When the WDTE bits of Configuration Words are set to               When    the     device       exits    Sleep,  the  WDT         is   cleared

‘01’, the WDT is controlled by the SWDTEN bit of the               again.     The     WDT       remains      clear    until  the       OST,  if

WDTCON register.                                                   enabled,       completes.         See     Section 5.0     “Oscillator

WDT protection is unchanged by Sleep. See Table               for  Module     (with         Fail-Safe    Clock   Monitor)”        for  more

more details.                                                      information on the OST.

                                                                   When a WDT time-out occurs while the device is in

TABLE 10-1:          WDT OPERATING MODES                           Sleep,     no   Reset        is  generated.   Instead,    the       device

                              SWDTE   Device            WDT        wakes up and resumes operation. The TO and PD bits

     WDTE<1:0>                N             Mode        Mode       in the STATUS register are changed to indicate the

                                                                   event. The RWDT bit in the PCON register can also be

            11                X             X           Active     used. See Section 3.0 “Memory Organization” and

                                            Awake       Active     The     STATUS           register      (Register 3-1)          for  more

            10                X             Sleep  Disabled        information.

                              1             X           Active

            01                                     Disabled

                              0

            00                X             X      Disabled

TABLE 10-2:          WDT CLEARING CONDITIONS

                                      Conditions                                                                 WDT

WDTE<1:0> = 00

WDTE<1:0> = 01           and SWDTEN = 0

WDTE<1:0> = 10           and enter Sleep                                                                         Cleared

CLRWDT Command

Oscillator Fail Detected

Exit Sleep + System Clock = SOSC, EXTRC, INTOSC,                   EXTCLK

Exit Sleep + System Clock = XT, HS, LP                                                              Cleared  until the end of OST

Change INTOSC divider (IRCF bits)                                                                            Unaffected

      2010-2016 Microchip Technology Inc.                                                                            DS40001452F-page           85
PIC16(L)F1516/7/8/9

10.6         Register Definitions: Watchdog Control

REGISTER 10-1:           WDTCON: WATCHDOG TIMER CONTROL REGISTER

       U-0            U-0    R/W-0/0           R/W-1/1             R/W-0/0        R/W-1/1  R/W-1/1        R/W-0/0

         —            —                                         WDTPS<4:0>                                SWDTEN

bit 7                                                                                                     bit           0

Legend:

R = Readable bit             W = Writable bit                   U = Unimplemented bit, read as ‘0’

u = Bit is unchanged         x = Bit is unknown                 -m/n = Value at POR and BOR/Value at all  other Resets

‘1’ = Bit is set             ‘0’ = Bit is cleared

bit 7-6           Unimplemented: Read as ‘0’

bit 5-1           WDTPS<4:0>: Watchdog Timer Period Select bits(1)

                  Bit Value  = Prescale Rate

                  11111  =   Reserved. Results in minimum interval (1:32)

                      •

                      •

                      •

                  10011  =   Reserved. Results in minimum interval (1:32)

                  10010  =   1:8388608 (223) (Interval 256s nominal)
                             1:4194304 (222) (Interval 128s nominal)
                  10001  =   1:2097152 (221) (Interval 64s nominal)

                  10000  =   1:1048576 (220) (Interval 32s nominal)

                  01111  =   1:524288 (219) (Interval 16s nominal)

                  01110  =   1:262144 (218) (Interval 8s nominal)

                  01101  =   1:131072 (217) (Interval 4s nominal)

                  01100  =

                  01011  =   1:65536    (Interval 2s nominal) (Reset value)

                  01010  =   1:32768 (Interval 1s nominal)

                  01001  =   1:16384 (Interval 512 ms nominal)

                  01000  =   1:8192 (Interval 256 ms nominal)

                  00111  =   1:4096 (Interval 128 ms nominal)

                  00110  =   1:2048 (Interval 64 ms nominal)

                  00101  =   1:1024 (Interval 32 ms nominal)

                  00100  =   1:512 (Interval 16 ms nominal)

                  00011  =   1:256 (Interval 8 ms nominal)

                  00010  =   1:128 (Interval 4 ms nominal)

                  00001  =   1:64 (Interval 2 ms nominal)

                  00000  =   1:32 (Interval 1 ms nominal)

bit 0             SWDTEN: Software Enable/Disable for Watchdog Timer         bit

                  If WDTE<1:0> = 00:

                  This bit is ignored.

                  If WDTE<1:0> = 01:

                  1=  WDT is turned on

                  0=  WDT is turned off

                  If WDTE<1:0> = 1x:

                  This bit is ignored.

Note     1:  Times are approximate. WDT time is based on 31 kHz LFINTOSC.

DS40001452F-page 86                                                                2010-2016 Microchip Technology Inc.
                                                           PIC16(L)F1516/7/8/9

TABLE 10-3:    SUMMARY OF REGISTERS ASSOCIATED WITH WATCHDOG TIMER

Name           Bit 7    Bit 6          Bit 5     Bit 4     Bit 3       Bit 2                    Bit 1      Bit 0    Register

                                                                                                                    on Page

OSCCON         —                          IRCF<3:0>                    —                        SCS<1:0>                    59

STATUS         —        —              —         TO        PD          Z                        DC         C                21

WDTCON         —        —                                  WDTPS<4:0>                                      SWDTEN           86

Legend:  x = unknown, u = unchanged, – = unimplemented locations read as ‘0’. Shaded cells are not used by Watchdog Timer.

TABLE 10-4:    SUMMARY OF CONFIGURATION WORD WITH WATCHDOG TIMER

Name     Bits  Bit -/7  Bit -/6        Bit 13/5  Bit 12/4  Bit 11/3    Bit 10/2                 Bit 9/1    Bit 8/0  Register

                                                                                                                    on Page

CONFIG1  13:8                          FCMEN         IESO  CLKOUTEN       BOREN<1:0>                       —                42

         7:0   CP       MCLRE          PWRTE            WDTE<1:0>                               FOSC<2:0>

Legend:  — = unimplemented location, read as ‘0’. Shaded cells are not used by Watchdog Timer.

 2010-2016 Microchip Technology Inc.                                                                      DS40001452F-page 87
PIC16(L)F1516/7/8/9

11.0     FLASH PROGRAM MEMORY                                             11.1.1       PMCON1 AND PMCON2

         CONTROL                                                                       REGISTERS

The Flash program memory is readable and writable                         PMCON1       is  the  control   register    for   Flash      program

during   normal     operation  over        the    full  VDD   range.      memory accesses.

Program memory is indirectly addressed using Special                      Control   bits   RD   and  WR      initiate  read       and     write,

Function Registers (SFRs). The SFRs used to access                        respectively. These bits cannot be cleared, only set, in

program memory are:                                                       software. They are cleared by hardware at completion

•  PMCON1                                                                 of the read or write operation. The inability to clear the

•  PMCON2                                                                 WR bit in software prevents the accidental, premature

                                                                          termination of a write operation.

•  PMDATL                                                                 The WREN bit, when set, will allow a write operation to

•  PMDATH                                                                 occur.   On  power-up,     the     WREN      bit    is  clear.  The

•  PMADRL                                                                 WRERR bit is set when a write operation is interrupted

•  PMADRH                                                                 by a Reset during normal operation. In these situations,

When     accessing        the     program         memory,          the    following Reset, the user can check the WRERR bit

PMDATH:PMDATL register pair forms a 2-byte word                           and execute the appropriate error handling routine.

that   holds  the   14-bit  data      for  read/write,        and  the    The PMCON2 register is a write-only register. Attempting

PMADRH:PMADRL register pair forms a 2-byte word                           to read the PMCON2 register will return all ‘0’s.

that holds the 15-bit address of the program memory                       To enable writes to the program memory, a specific

location being read.                                                      pattern (the unlock sequence), must be written to the

The write time is controlled by an on-chip timer. The write/              PMCON2       register.     The  required     unlock      sequence

erase voltages are generated by an on-chip charge pump                    prevents  inadvertent      writes  to  the   program         memory

rated to operate over the operating voltage range of the                  write latches and Flash program memory.

device.

The Flash program memory can be protected in two                          11.2      Flash Program Memory Overview

ways; by code protection (CP bit in Configuration Words)                  It is important to understand the Flash program memory

and   write   protection  (WRT<1:0>        bits   in    Configuration     structure for erase and programming operations. Flash

Words).                                                                   program memory is arranged in rows. A row consists of

Code protection (CP = 0)(1), disables access, reading                     a fixed number of 14-bit program memory words. A row

and writing, to the Flash program memory via external                     is the minimum size that can be erased by user software.

device programmers. Code protection does not affect                       After a row has been erased, the user can reprogram

the self-write and erase functionality. Code protection                   all or a portion of this row. Data to be written into the

can only be reset by a device programmer performing                       program memory row is written to 14-bit wide data write

a Bulk Erase to the device, clearing all Flash program                    latches. These write latches are not directly accessible

memory, Configuration bits and User IDs.                                  to the user, but may be loaded via sequential writes to

Write   protection  prohibits  self-write         and   erase      to  a  the PMDATH:PMDATL register pair.

portion or all of the Flash program memory as defined                     Note:        If the user wants to modify only a portion

by the bits WRT<1:0>. Write protection does not affect                                 of a previously programmed row, then the

a device programmers ability to read, write or erase the                               contents of the entire row must be read

device.                                                                                and   saved   in    RAM      prior   to    the  erase.

   Note 1:    Code        protection  of   the        entire  Flash                    Then, new data and retained data can be

              program       memory         array  is    enabled    by                  written into the write latches to reprogram

              clearing the CP bit of Configuration Words.                              the      row  of   Flash     program        memory.

                                                                                       However,      any   unprogrammed            locations

11.1     PMADRL and PMADRH Registers                                                   can   be   written    without   first    erasing   the

                                                                                       row. In this case, it is not necessary to

The PMADRH:PMADRL register pair can address up                                         save     and  rewrite     the   other      previously

to a maximum of 32K words of program memory. When                                      programmed locations.

selecting a program address value, the MSB of the                         See Table 11-1 for Erase Row size and the number of

address is written to the PMADRH register and the LSB                     write latches for Flash program memory.

is written to the PMADRL register.

DS40001452F-page 88                                                                              2010-2016 Microchip Technology Inc.
                                                                  PIC16(L)F1516/7/8/9

                                                                  FIGURE  11-1:  FLASH PROGRAM

TABLE 11-1:         FLASH MEMORY                                                 MEMORY READ

                    ORGANIZATION BY DEVICE                                       FLOWCHART

                          Row Erase                Write

        Device                  (words)        Latches

                                               (words)                           Start

PIC16(L)F1516                                                                    Read Operation

PIC16(L)F1517                     32                   32

PIC16(L)F1518                                                                    Select

PIC16(L)F1519                                                             Program or Configuration Memory

                                                                                 (CFGS)

11.2.1       READING THE FLASH PROGRAM

             MEMORY                                                              Select

To read a program memory location, the user must:                                Word Address

1.    Write  the     desired         address       to      the                   (PMADRH:PMADRL)

      PMADRH:PMADRL register pair.

2.    Clear the CFGS bit of the PMCON1 register.                                 Initiate Read operation

3.    Then, set control bit RD of the PMCON1 register.                           (RD = 1)

Once the read control bit is set, the program memory

Flash controller will use the second instruction cycle to

read  the    data.  This  causes     the  second     instruction                 Instruction Fetched ignored

immediately following the “BSF PMCON1,RD” instruction                            NOP execution forced

to be ignored. The data is available in the very next cycle,

in the PMDATH:PMDATL register pair; therefore, it can

be read as two bytes in the following instructions.                              Instruction Fetched ignored

PMDATH:PMDATL register pair will hold this value until                           NOP execution forced

another read or until it is written to by the user.

    Note:    The two instructions following a program                            Data read now in

             memory       read  are  required  to  be  NOPs.                     PMDATH:PMDATL

             This prevents the user from executing a

             2-cycle instruction on the next instruction

             after the RD bit is set.                                            End

                                                                                 Read Operation

 2010-2016 Microchip Technology Inc.                                                      DS40001452F-page 89
PIC16(L)F1516/7/8/9

FIGURE 11-2:                  FLASH PROGRAM MEMORY READ CYCLE EXECUTION

                   Q1   Q2    Q3   Q4  Q1  Q2      Q3   Q4    Q1     Q2  Q3   Q4   Q1  Q2    Q3     Q4    Q1  Q2     Q3  Q4  Q1  Q2       Q3  Q4

Flash ADDR                 PC                 PC + 1         PMADRH,PMADRL             PPCC++33               PC + 4             PC + 5

   Flash Data                       INSTR (PC)         INSTR (PC + 1)         PMDATH,PMDATL         INSTR  (PC + 3)      INSTR  (PC + 4)

                                                              INSTR(PC + 1)          INSTR(PC + 2)

                     INSTR(PC - 1)     BSF PMCON1,RD          instruction ignored    instruction ignored   INSTR(PC + 3)        INSTR(PC + 4)

                     executed here        executed here       Forced NOP             Forced NOP            executed here        executed here

                                                              executed here          executed here

   RD bit

   PMDATH

   PMDATL

   Register

EXAMPLE 11-1:                 FLASH PROGRAM MEMORY READ

*  This  code      block      will  read   1  word      of   program

*  memory      at  the     memory   address:

   PROG_ADDR_HI            :   PROG_ADDR_LO

*  data        will    be  returned    in  the     variables;

*  PROG_DATA_HI,              PROG_DATA_LO

   BANKSEL           PMADRL                     ;  Select     Bank       for  PMCON  registers

   MOVLW             PROG_ADDR_LO               ;

   MOVWF             PMADRL                     ;  Store     LSB     of  address

   MOVLW             PROG_ADDR_HI               ;

   MOVWL             PMADRH                     ;  Store     MSB     of  address

   BCF               PMCON1,CFGS                ;  Do   not   select     Configuration       Space

   BSF               PMCON1,RD                  ;  Initiate       read

   NOP                                          ;  Ignored       (Figure      11-2)

   NOP                                          ;  Ignored       (Figure      11-2)

   MOVF              PMDATL,W                   ;  Get   LSB     of  word

   MOVWF             PROG_DATA_LO               ;  Store     in   user   location

   MOVF              PMDATH,W                   ;  Get   MSB     of  word

   MOVWF             PROG_DATA_HI               ;  Store     in   user   location

DS40001452F-page 90                                                                                         2010-2016 Microchip Technology       Inc.
                                                                    PIC16(L)F1516/7/8/9

11.2.2        FLASH MEMORY UNLOCK                                   FIGURE  11-3:       FLASH PROGRAM

              SEQUENCE                                                                  MEMORY UNLOCK

The unlock sequence is a mechanism that protects the                                    SEQUENCE FLOWCHART

Flash   program        memory    from  unintended     self-write

programming        or  erasing.   The   sequence      must    be                        Start

executed      and      completed  without       interruption  to                   Unlock Sequence

successfully complete any of the following operations:

•  Row Erase

•  Load program memory write latches                                                    Write 055h to

•  Write of program memory write latches to                                             PMCON2

   program memory

•  Write of program memory write latches to User

   IDs                                                                                  Write 0AAh to

The unlock sequence consists of the following steps:                                    PMCON2

1. Write 55h to PMCON2

2. Write AAh to PMCON2                                                                  Initiate

                                                                                   Write or Erase operation

3. Set the WR bit in PMCON1                                                             (WR = 1)

4. NOP instruction

5. NOP instruction                                                          Instruction Fetched ignored

Once the WR bit is set, the processor will always force                            NOP  execution forced

two NOP instructions. When an Erase Row or Program

Row operation is being performed, the processor will stall

internal operations (typical 2 ms), until the operation is                  Instruction Fetched ignored

complete      and  then  resume   with  the  next   instruction.                   NOP execution forced

When the operation is loading the program memory write

latches, the processor will always force the two NOP

instructions  and      continue  uninterrupted  with  the     next                      End

instruction.                                                                       Unlock Sequence

Since   the   unlock   sequence   must  not     be  interrupted,

global interrupts should be disabled prior to the unlock

sequence and re-enabled after the unlock sequence is

completed.

 2010-2016 Microchip Technology Inc.                                                                  DS40001452F-page 91
PIC16(L)F1516/7/8/9

11.2.3     ERASING FLASH PROGRAM                            FIGURE  11-4:  FLASH PROGRAM

           MEMORY                                                          MEMORY ERASE

While executing code, program memory can only be                           FLOWCHART

erased by rows. To erase a row:

1.  Load the PMADRH:PMADRL register pair with                              Start

    any address within the row to be erased.                               Erase Operation

2.  Clear the CFGS bit of the PMCON1 register.

3.  Set the FREE and WREN bits of the PMCON1

    register.                                                              Disable Interrupts

4.  Write  55h,  then  AAh,      to  PMCON2   (Flash                       (GIE = 0)

    programming unlock sequence).

5.  Set control bit WR of the PMCON1 register to                           Select

    begin the erase operation.                                      Program or Configuration Memory

See Example 11-2.                                                          (CFGS)

After the “BSF  PMCON1,WR” instruction, the processor

requires two cycles to set up the erase operation. The                     Select Row Address

user must place two NOP instructions immediately fol-                      (PMADRH:PMADRL)

lowing the WR bit set instruction. The processor will

halt internal operations for the typical 2 ms erase time.

This is not Sleep mode as the clocks and peripherals                       Select Erase Operation

will continue to run. After the erase cycle, the processor                 (FREE = 1)

will resume operation with the third instruction after the

PMCON1 write instruction.

                                                                    Enable Write/Erase Operation

                                                                           (WREN = 1)

                                                                           Unlock Sequence

                                                                           (FFIGigUurReE11x-3x)

                                                                           CPU stalls while

                                                                           Erase operation completes

                                                                           (2ms typical)

                                                                    Disable Write/Erase Operation

                                                                           (WREN = 0)

                                                                           Re-enable Interrupts

                                                                           (GIE = 1)

                                                                           End

                                                                           Erase Operation

DS40001452F-page 92                                                         2010-2016 Microchip Technology  Inc.
                                                                                         PIC16(L)F1516/7/8/9

EXAMPLE 11-2:                         ERASING ONE ROW OF PROGRAM MEMORY

;  This                   row  erase  routine   assumes  the    following:

;  1.                  A  valid  address   within  the   erase  row    is   loaded     in  ADDRH:ADDRL

;  2.                  ADDRH   and  ADDRL  are  located  in   shared   data        memory  0x70   -   0x7F  (common    RAM)

                          BCF         INTCON,GIE         ;   Disable       ints    so  required       sequences  will   execute   properly

                          BANKSEL     PMADRL

                          MOVF        ADDRL,W            ;   Load   lower      8   bits    of  erase   address   boundary

                          MOVWF       PMADRL

                          MOVF        ADDRH,W            ;   Load   upper      6   bits    of  erase   address   boundary

                          MOVWF       PMADRH

                          BCF         PMCON1,CFGS        ;   Not   configuration           space

                          BSF         PMCON1,FREE        ;   Specify       an  erase     operation

                          BSF         PMCON1,WREN        ;   Enable    writes

                          MOVLW       55h                ;   Start     of   required       sequence    to   initiate   erase

             Sequence     MOVWF       PMCON2             ;   Write     55h

   Required               MOVLW       0AAh               ;

                          MOVWF       PMCON2             ;   Write     AAh

                          BSF         PMCON1,WR          ;   Set   WR  bit     to  begin       erase

                          NOP                            ;   NOP   instructions          are   forced   as  processor   starts

                          NOP                            ;   row   erase       of  program     memory.

                                                         ;

                                                         ;   The   processor       stalls      until   the  erase  process    is  complete

                                                         ;   after     erase       processor   continues    with   3rd  instruction

                          BCF         PMCON1,WREN        ;   Disable       writes

                          BSF         INTCON,GIE         ;   Enable    interrupts

 2010-2016 Microchip Technology Inc.                                                                                      DS40001452F-page 93
PIC16(L)F1516/7/8/9

11.2.4      WRITING TO FLASH PROGRAM                             The following steps should be completed to load the

            MEMORY                                               write latches and program a row of program memory.

Program memory is programmed using the following                 These steps are divided into two parts. First, each write

steps:                                                           latch is loaded with data from the PMDATH:PMDATL

                                                                 using the unlock sequence with LWLO = 1. When the

1.    Load the address in PMADRH:PMADRL of the                   last word to be loaded into the write latch is ready, the

      row to be programmed.                                      LWLO       bit  is    cleared        and  the    unlock      sequence

2.    Load each write latch with data.                           executed.       This  initiates      the  programming        operation,

3.    Initiate a programming operation.                          writing all the latches into Flash program memory.

4.    Repeat steps 1 through 3 until all data is written.            Note:       The special unlock sequence is required

Before writing to program memory, the word(s) to be                              to load a write latch with data or initiate a

written     must   be  erased   or   previously      unwritten.                  Flash       programming          operation.       If   the

Program memory can only be erased one row at a time.                             unlock sequence is interrupted, writing to

No automatic erase occurs upon the initiation of the                             the latches or program memory will not be

write.                                                                           initiated.

Program memory can be written one or more words at               1.   Set the WREN bit of the PMCON1 register.

a time. The maximum number of words written at one               2.   Clear the CFGS bit of the PMCON1 register.

time    is  equal  to  the  number   of  write  latches.   See   3.   Set   the      LWLO    bit  of       the  PMCON1       register.

Figure 11-5 (row writes to program memory with 32                     When the LWLO bit of the PMCON1 register is

write latches) for more details.                                      ‘1’, the write sequence will only load the write

The write latches are aligned to the Flash row address                latches and will not initiate the write to Flash

boundary    defined         by  the  upper      ten  bits  of         program memory.

PMADRH:PMADRL,              (PMADRH<6:0>:PMADRL<7:5>)            4.   Load the PMADRH:PMADRL register pair with

with the lower five bits of PMADRL, (PMADRL<4:0>)                     the address of the location to be written.

determining the write latch being loaded. Write opera-           5.   Load the PMDATH:PMDATL register pair with

tions do not cross these boundaries. At the completion                the program memory data to be written.

of a program memory write operation, the data in the             6.   Execute the unlock sequence (Section 11.2.2

write latches is reset to contain 0x3FFF.                             “Flash Memory Unlock Sequence”). The write

                                                                      latch is now loaded.

                                                                 7.   Increment the PMADRH:PMADRL register pair

                                                                      to point to the next location.

                                                                 8.   Repeat steps 5 through 7 until all but the last

                                                                      write latch has been loaded.

                                                                 9.   Clear the LWLO bit of the PMCON1 register.

                                                                      When the LWLO bit of the PMCON1 register is

                                                                      ‘0’, the write sequence will initiate the write to

                                                                      Flash program memory.

                                                                 10.  Load the PMDATH:PMDATL register pair with

                                                                      the program memory data to be written.

                                                                 11.  Execute the unlock sequence (Section 11.2.2

                                                                      “Flash     Memory           Unlock        Sequence”).            The

                                                                      entire     program     memory        latch  content      is  now

                                                                      written to Flash program memory.

                                                                     Note:       The   program        memory      write  latches        are

                                                                                 reset to the blank state (0x3FFF) at the

                                                                                 completion       of       every  write      or    erase

                                                                                 operation. As a result, it is not necessary

                                                                                 to    load  all  the      program     memory          write

                                                                                 latches. Unloaded latches will remain in

                                                                                 the blank state.

                                                                 An example of the complete write sequence is shown in

                                                                 Example 11-3.         The   initial  address     is   loaded     into  the

                                                                 PMADRH:PMADRL               register      pair;  the  data   is   loaded

                                                                 using indirect addressing.

DS40001452F-page 94                                                                      2010-2016 Microchip Technology Inc.
DS40001452F-page 95                    FIGURE 11-5:          BLOCK WRITES          TO FLASH PROGRAM              MEMORY WITH 32 WRITE LATCHES                                                                     PIC16(L)F1516/7/8/9

                                       7  6                          0   7         5   4                0                     7           5               0      7                            0

                                                     PMADRH                                 PMADRL                            -        -     PMDATH                  PMDATL

                                       -  r9  r8     r7  r6  r5  r4  r3  r2    r1  r0  c4   c3  c2  c1    c0                                        6                               8

                                                                                                                                                                 14

                                                                 10                                 5                  Program Memory Write Latches

                                                                                                                       14                    14                                        14                     14

                                                                                                                       Write Latch #0     Write Latch #1                    Write Latch #30      Write Latch #31

                                                                                                    PMADRL<4:0>        00h                   01h                                       1Eh              1Fh

                                                                                                                       14                    14                                        14                    14

                                                                                                                 Row   Addr                  Addr                                      Addr             Addr

                                                                                                                 000h  0000h                 0001h                                     001Eh     001Fh

                                                                                                                 001h  0020h                 0021h                                     003Eh     003Fh

                                                                                                    CFGS =  0    002h  0040h                 0041h                                     005Eh     005Fh

 2010-2016 Microchip Technology Inc.                                                                            3FEh  7FC0h                 7FC1h                                     7FDEh     7FDFh

                                                                 PMADRH<6:0>           Row                       3FFh  7FE0h                 7FE1h                                     7FFEh     7FFFh

                                                                 :PMADRL<7:5>          Address                                                            Flash Program Memory

                                                                                       Decode

                                                                                                                 400h  8000h - 8003h      8004h - 8005h   8006h      8007h - 8008h            8009h - 801Fh

                                                                                                                       USER ID 0 - 3      reserved        DEVID      Configuration            reserved

                                                                                                CFGS = 1                                                  REVID      Words

                                                                                                                                                          Configuration Memory
PIC16(L)F1516/7/8/9

FIGURE 11-6:         FLASH     PROGRAM  MEMORY WRITE FLOWCHART

Start

Write Operation

Determine number of words               Enable Write/Erase

to be written into Program or           Operation (WREN = 1)

Configuration Memory.

The number of words cannot

exceed the number of words

per row.                                Load the value to write

(word_cnt)                              (PMDATH:PMDATL)

Disable Interrupts                      Update the word counter           Write Latches to Flash

(GIE = 0)                               (word_cnt--)                      (LWLO = 0)

Select                                                                    Unlock Sequence

Program or Config. Memory               Last word to              Yes     F(Figiguurere11x-x3)

(CFGS)                                  write ?

                                        No                                CPU stalls while Write

Select Row Address                                                        operation completes

(PMADRH:PMADRL)                         Unlock Sequence                   (2ms typical)

                                        F(Figiguurere11x-x3)

Select Write Operation

(FREE = 0)                                                                Disable

                                        No delay when writing to          Write/Erase Operation

                                        Program Memory Latches            (WREN = 0)

Load Write Latches Only

(LWLO = 1)

                                                                          Re-enable Interrupts

                                        Increment Address                 (GIE = 1)

                                        (PMADRH:PMADRL++)

                                                                          End

                                                                          Write Operation

DS40001452F-page 96                                                      2010-2016 Microchip Technology  Inc.
                                                                                            PIC16(L)F1516/7/8/9

EXAMPLE 11-3:                        WRITING TO FLASH PROGRAM MEMORY

;  This                write  routine      assumes   the  following:

;  1.        64        bytes     of  data   are  loaded,   starting       at   the     address       in     DATA_ADDR

;  2.        Each      word      of   data  to   be  written  is     made     up   of   two   adjacent      bytes       in  DATA_ADDR,

;  stored              in     little  endian     format

;  3.        A         valid  starting      address  (the     least  significant            bits     =   00000)    is   loaded   in  ADDRH:ADDRL

;  4.        ADDRH          and  ADDRL     are   located  in  shared      data     memory     0x70       -  0x7F   (common     RAM)

;

                       BCF            INTCON,GIE          ;   Disable        ints   so   required          sequences    will     execute  properly

                       BANKSEL        PMADRH              ;   Bank   3

                       MOVF           ADDRH,W             ;   Load   initial        address

                       MOVWF          PMADRH              ;

                       MOVF           ADDRL,W             ;

                       MOVWF          PMADRL              ;

                       MOVLW          LOW   DATA_ADDR     ;   Load   initial        data     address

                       MOVWF          FSR0L               ;

                       MOVLW          HIGH   DATA_ADDR    ;   Load   initial        data     address

                       MOVWF          FSR0H               ;

                       BCF            PMCON1,CFGS         ;   Not    configuration           space

                       BSF            PMCON1,WREN         ;   Enable      writes

                       BSF            PMCON1,LWLO         ;   Only   Load      Write     Latches

LOOP

                       MOVIW          FSR0++              ;   Load   first      data     byte     into      lower

                       MOVWF          PMDATL              ;

                       MOVIW          FSR0++              ;   Load   second        data     byte     into   upper

                       MOVWF          PMDATH              ;

                       MOVF           PMADRL,W            ;   Check      if   lower     bits     of  address       are  '00000'

                       XORLW          0x1F                ;   Check      if   we're     on   the     last   of   32  addresses

                       ANDLW          0x1F                ;

                       BTFSC          STATUS,Z            ;   Exit   if      last   of   32   words,

                       GOTO           START_WRITE         ;

                       MOVLW          55h                 ;   Start      of   required       write      sequence:

                       MOVWF          PMCON2              ;   Write      55h

   Required  Sequence  MOVLW          0AAh                ;

                       MOVWF          PMCON2              ;   Write      AAh

                       BSF            PMCON1,WR           ;   Set    WR   bit   to   begin       write

                       NOP                                ;   NOP    instructions           are   forced    as     processor

                                                          ;   loads      program     memory       write     latches

                       NOP                                ;

                       INCF           PMADRL,F            ;   Still      loading     latches         Increment       address

                       GOTO           LOOP                ;   Write      next   latches

START_WRITE

                       BCF            PMCON1,LWLO         ;   No   more      loading     latches        -   Actually    start    Flash    program

                                                          ;   memory      write

                       MOVLW          55h                 ;   Start      of   required       write      sequence:

                       MOVWF          PMCON2              ;   Write      55h

   Required  Sequence  MOVLW          0AAh                ;

                       MOVWF          PMCON2              ;   Write      AAh

                       BSF            PMCON1,WR           ;   Set    WR   bit   to   begin       write

                       NOP                                ;   NOP    instructions           are   forced    as     processor     writes

                                                          ;   all    the     program     memory      write      latches     simultaneously

                       NOP                                ;   to   program      memory.

                                                          ;   After      NOPs,     the   processor

                                                          ;   stalls      until     the     self-write      process        in  complete

                                                          ;   after      write     processor         continues       with   3rd  instruction

                       BCF            PMCON1,WREN         ;   Disable        writes

                       BSF            INTCON,GIE          ;   Enable      interrupts

 2010-2016 Microchip Technology Inc.                                                                                            DS40001452F-page 97
PIC16(L)F1516/7/8/9

11.3  Modifying Flash Program Memory                     FIGURE  11-7:  FLASH PROGRAM

When modifying existing data in a program memory                        MEMORY MODIFY

row, and data within that row must be preserved, it                     FLOWCHART

must first be read and saved in a RAM image. Program

memory is modified using the following steps:                           Start

1.  Load  the   starting  address  of  the  row  to  be                 Modify Operation

    modified.

2.  Read the existing data from the row into a RAM

    image.                                                              Read Operation

3.  Modify the RAM image to contain the new data                        F(Figiguurere11x-.x2)

    to be written into program memory.

4.  Load  the   starting  address  of  the  row  to  be

    rewritten.                                                   An image of the entire row read

5.  Erase the program memory row.                                       must be stored in RAM

6.  Load the write latches with data from the RAM

    image.

7.  Initiate a programming operation.                                   Modify Image

                                                                 The words to be modified are

                                                                 changed in the RAM image

                                                                        Erase Operation

                                                                        F(Figiguurere11x-.x4)

                                                                        Write Operation

                                                                        use RAM image

                                                                        F(Figiugruere11x-.x5)

                                                                        End

                                                                        Modify Operation

DS40001452F-page 98                                                      2010-2016 Microchip Technology  Inc.
                                                                               PIC16(L)F1516/7/8/9

11.4        User ID, Device ID and

            Configuration Word Access

Instead of accessing program memory, the User ID’s,

Device ID/Revision ID and Configuration Words can be

accessed when CFGS = 1             in the PMCON1 register.

This  is    the   region     that  would  be    pointed    to    by

PC<15> = 1,       but   not  all   addresses    are  accessible.

Different access may exist for reads and writes. Refer

to Table .

When read access is initiated on an address outside

the parameters listed in Table , the PMDATH:PMDATL

register pair is cleared, reading back ‘0’s.

TABLE 11-1:            USER ID, DEVICE ID AND CONFIGURATION WORD ACCESS                                   (CFGS = 1)

             Address                                 Function                         Read Access         Write Access

            8000h-8003h                              User IDs                           Yes               Yes

                 8006h                       Device ID/Revision ID                      Yes               No

            8007h-8008h                   Configuration Words 1 and 2                   Yes               No

EXAMPLE 11-4:                CONFIGURATION WORD AND DEVICE ID ACCESS

*  This     code  block      will  read   1  word    of  program     memory    at  the  memory  address:

*     PROG_ADDR_LO        (must    be  00h-08h)      data  will      be  returned  in   the  variables;

*     PROG_DATA_HI,          PROG_DATA_LO

      BANKSEL     PMADRL                     ;  Select     correct       Bank

      MOVLW       PROG_ADDR_LO               ;

      MOVWF       PMADRL                     ;  Store    LSB     of  address

      CLRF        PMADRH                     ;  Clear    MSB     of  address

      BSF         PMCON1,CFGS                ;  Select     Configuration       Space

      BCF         INTCON,GIE                 ;  Disable      interrupts

      BSF         PMCON1,RD                  ;  Initiate      read

      NOP                                    ;  Executed      (See   Figure    11-2)

      NOP                                    ;  Ignored      (See    Figure    11-2)

      BSF         INTCON,GIE                 ;  Restore      interrupts

      MOVF        PMDATL,W                   ;  Get  LSB     of  word

      MOVWF       PROG_DATA_LO               ;  Store    in   user   location

      MOVF        PMDATH,W                   ;  Get  MSB     of  word

      MOVWF       PROG_DATA_HI               ;  Store    in   user   location

 2010-2016 Microchip Technology Inc.                                                                     DS40001452F-page 99
PIC16(L)F1516/7/8/9

11.5  Write Verify

It is considered good programming practice to verify that

program memory writes agree with the intended value.

Since program memory is stored as a full page then the

stored program memory contents are compared with

the intended data stored in RAM after the last write is

complete.

FIGURE 11-8:          FLASH PROGRAM

                      MEMORY VERIFY

                      FLOWCHART

                      Start

               Verify Operation

      This routine assumes that the last row

           of data written was from an image

      saved in RAM. This image will be used

           to verify the data currently stored in

           Flash Program Memory.

               Read Operation

               Fig(Fuirgeur1e1x-2.x)

               PMDAT =                No

               RAM image

                      ?

               Yes                    Fail

                                      Verify Operation

           No         Last

                      Word ?

               Yes

                      End

               Verify Operation

DS40001452F-page 100                                        2010-2016 Microchip Technology Inc.
                                                                          PIC16(L)F1516/7/8/9

11.6         Register Definitions: Flash Program Memory Control

REGISTER 11-2:           PMDATL: PROGRAM MEMORY DATA LOW BYTE REGISTER

       R/W-x/u           R/W-x/u  R/W-x/u               R/W-x/u  R/W-x/u                         R/W-x/u  R/W-x/u         R/W-x/u

                                                        PMDAT<7:0>

bit 7                                                                                                                              bit  0

Legend:

R = Readable bit                  W = Writable bit               U = Unimplemented bit, read as ‘0’

u = Bit is unchanged              x = Bit is unknown             -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set                  ‘0’ = Bit is cleared

bit 7-0               PMDAT<7:0>: Read/write value for Least Significant bits of program memory

REGISTER 11-3:           PMDATH: PROGRAM MEMORY DATA HIGH BYTE REGISTER

         U-0             U-0      R/W-x/u               R/W-x/u  R/W-x/u                         R/W-x/u  R/W-x/u         R/W-x/u

         —               —                                          PMDAT<13:8>

bit 7                                                                                                                              bit  0

Legend:

R = Readable bit                  W = Writable bit               U = Unimplemented bit, read as ‘0’

u = Bit is unchanged              x = Bit is unknown             -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set                  ‘0’ = Bit is cleared

bit 7-6               Unimplemented: Read as ‘0’

bit 5-0               PMDAT<13:8>: Read/write value for Most Significant bits of program memory

REGISTER          11-4:  PMADRL: PROGRAM MEMORY ADDRESS LOW BYTE                                          REGISTER

       R/W-0/0           R/W-0/0  R/W-0/0               R/W-0/0  R/W-0/0                         R/W-0/0  R/W-0/0         R/W-0/0

                                                        PMADR<7:0>

bit 7                                                                                                                              bit 0

Legend:

R = Readable bit                  W = Writable bit               U = Unimplemented bit, read as ‘0’

u = Bit is unchanged              x = Bit is unknown             -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set                  ‘0’ = Bit is cleared

bit 7-0               PMADR<7:0>: Specifies the Least Significant bits for program memory address

REGISTER 11-5:           PMADRH: PROGRAM MEMORY ADDRESS HIGH BYTE REGISTER

         U-1             R/W-0/0  R/W-0/0               R/W-0/0  R/W-0/0                         R/W-0/0  R/W-0/0         R/W-0/0

         —(1)                                                    PMADR<14:8>

bit 7                                                                                                                             bit   0

Legend:

R = Readable bit                  W = Writable bit               U = Unimplemented bit, read as ‘0’

u = Bit is unchanged              x = Bit is unknown             -n/n = Value at POR and BOR/Value        at  all  other  Resets

‘1’ = Bit is set                  ‘0’ = Bit is cleared

bit 7                 Unimplemented: Read as ‘1’

bit 6-0               PMADR<14:8>: Specifies the Most   Significant bits for program memory address

Note     1:       Unimplemented, read as ‘1’.

        2010-2016 Microchip Technology Inc.                                                                        DS40001452F-page 101
PIC16(L)F1516/7/8/9

REGISTER 11-6:           PMCON1: PROGRAM MEMORY CONTROL 1 REGISTER

       U-1            R/W-0/0  R/W-0/0                R/W/HC-0/0         R/W/HC-x/q(2)   R/W-0/0             R/S/HC-0/0  R/S/HC-0/0

       —(1)              CFGS            LWLO           FREE             WRERR           WREN                WR                 RD

bit 7                                                                                                                                 bit 0

Legend:

R = Readable bit               W = Writable bit                          U = Unimplemented bit, read as ‘0’

S = Bit can only be set        x = Bit is unknown                        -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set               ‘0’ = Bit is cleared                      HC = Bit is cleared by hardware

bit 7             Unimplemented: Read as ‘1’

bit 6             CFGS: Configuration Select bit

                  1=     Access Configuration, User ID and Device ID Registers

                  0=     Access Flash program memory

bit 5             LWLO: Load Write Latches Only bit(3)

                  1=     Only the addressed program memory write latch is loaded/updated on the next WR command

                  0=     The addressed program memory write latch is loaded/updated and a write of all program memory write latches

                         will be initiated on the next WR command

bit 4             FREE: Program Flash Erase Enable bit

                  1=     Performs an erase operation on the next WR command (hardware cleared upon completion)

                  0=     Performs an write operation on the next WR command

bit 3             WRERR: Program/Erase Error Flag bit

                  1=     Condition indicates an improper program or erase sequence attempt or termination (bit is set automatically

                         on any set attempt (write ‘1’) of the WR bit).

                  0=     The program or erase operation completed normally.

bit 2             WREN: Program/Erase Enable bit

                  1=     Allows program/erase cycles

                  0=     Inhibits programming/erasing of program Flash

bit 1             WR: Write Control bit

                  1=     Initiates a program Flash program/erase operation.

                         The operation is self-timed and the bit is cleared by hardware once operation is complete.

                         The WR bit can only be set (not cleared) in software.

                  0=     Program/erase operation to the Flash is complete and inactive.

bit 0             RD: Read Control bit

                  1=     Initiates a program Flash read. Read takes one cycle. RD is cleared in hardware. The RD bit can only be set

                         (not cleared) in software.

                  0=     Does not initiate a program Flash read.

Note   1:    Unimplemented bit, read as ‘1’.

       2:    The WRERR bit is automatically set by hardware when a program memory write or erase operation is started (WR = 1) .

       3:    The LWLO bit is ignored during a program memory erase operation (FREE = 1).

DS40001452F-page 102                                                                       2010-2016 Microchip Technology Inc.
                                                                            PIC16(L)F1516/7/8/9

REGISTER 11-7:           PMCON2: PROGRAM MEMORY CONTROL 2 REGISTER

       W-0/0             W-0/0              W-0/0              W-0/0        W-0/0            W-0/0              W-0/0           W-0/0

                                                   Program Memory Control Register 2

bit 7                                                                                                                               bit 0

Legend:

R = Readable bit                         W = Writable bit                   U = Unimplemented bit, read as ‘0’

S = Bit can only be set                  x = Bit is unknown                 -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set                         ‘0’ = Bit is cleared

bit 7-0             Flash Memory Unlock Pattern bits

                    To unlock writes, a 55h must be written first, followed by an AAh, before setting the WR bit of the

                    PMCON1 register. The value written to this register is used to unlock the writes. There are specific

                    timing requirements on these writes.

TABLE 11-2:           SUMMARY OF REGISTERS ASSOCIATED WITH FLASH PROGRAM MEMORY

Name              Bit 7           Bit 6           Bit 5        Bit 4        Bit 3     Bit 2         Bit 1           Bit 0       Register

                                                                                                                                on Page

INTCON            GIE             PEIE            TMR0IE       INTE         IOCIE     TMR0IF        INTF            IOCIF       74

PMCON1            —(1)            CFGS            LWLO         FREE         WRERR     WREN          WR              RD          102

PMCON2                                             Program Memory Control Register 2                                            103

PMADRL                                                         PMADRL<7:0>                                                      101

PMADRH            —(1)                                                PMADRH<6:0>                                               101

PMDATL                                                         PMDATL<7:0>                                                      101

PMDATH             —              —                                         PMDATH<5:0>                                         101

Legend:       — = unimplemented location, read as ‘0’. Shaded cells are not used by Flash        program memory.

Note     1:   Unimplemented, read as ‘1’.

TABLE 11-3:           SUMMARY OF CONFIGURATION WORD WITH FLASH PROGRAM MEMORY

Name          Bits       Bit -/7         Bit -/6   Bit 13/5    Bit 12/4     Bit 11/3     Bit 10/2          Bit 9/1     Bit 8/0  Register

                                                                                                                                on Page

CONFIG1       13:8                                 FCMEN              IESO  CLKOUTEN          BOREN<1:0>                   —    42

              7:0        CP          MCLRE         PWRTE              WDTE<1:0>                     FOSC<2:0>

CONFIG2       13:8                                       LVP   DEBUG               —       BORV     STVREN                 —    43

              7:0        —               —                —    VCAPEN(1)           —          —            WRT<1:0>

Legend:       — = unimplemented location, read as ‘0’. Shaded cells are not used by Flash program memory.

 2010-2016 Microchip Technology Inc.                                                                               DS40001452F-page 103
PIC16(L)F1516/7/8/9

12.0        I/O PORTS                                                       FIGURE 12-1:        GENERIC I/O       PORT

Each port has three standard registers for its operation.                                       OPERATION

These registers are:

•  TRISx registers (data direction)

•  PORTx registers (reads the levels on the pins of                                             Read LATx  TRISx

   the device)

•  LATx registers (output latch)                                                            D   Q

Some ports may have one or more of the following                            Write LATx
                                                                            Write PORTx
additional registers. These registers are:                                                  CK                    VDD

•  ANSELx (analog select)                                                                   Data Register

•  WPUx (weak pull-up)

In general, when a peripheral is enabled on a port pin,                     Data Bus

that pin cannot be used as a general purpose output.                                                                    I/O      pin

However, the pin can still be read.                                         Read PORTx

                                                                            To peripherals                        VSS

TABLE 12-1:         PORT AVAILABILITY PER                                                       ANSELx

                    DEVICE

   Device                    PORTA    PORTB    PORTC       PORTD  PORTE

   PIC16(L)F1516/8           ●        ●        ●                  ●

   PIC16(L)F1517/9           ●        ●        ●           ●      ●

The    Data     Latch   (LATx       register)      is  useful      for

read-modify-write operations on the value that the I/O

pins are driving.

A write operation to the LATx register has the same

effect as a write to the corresponding PORTx register.

A read of the LATx register reads of the values held in

the  I/O   PORT    latches,  while    a      read  of  the        PORTx

register reads the actual I/O pin value.

Ports that support analog inputs have an associated

ANSELx register. When an ANSEL bit is set, the digital

input  buffer   associated      with  that     bit     is  disabled.

Disabling the input buffer prevents analog signal levels

on the pin between a logic high and low from causing

excessive    current    in   the    logic     input    circuitry.        A

simplified   model  of  a    generic     I/O   port,   without     the

interfaces to other peripherals, is shown in Figure 12-1.

DS40001452F-page 104                                                                            2010-2016 Microchip Technology  Inc.
                                                               PIC16(L)F1516/7/8/9

12.1           Alternate Pin Function

The         Alternate  Pin  Function  Control        (APFCON)

registers are used to steer specific peripheral input and

output functions between different pins. The APFCON

registers are shown in Register 12-1. For this device

family, the following functions can be moved between

different pins.

•  SS (Slave Select)

•  CCP2

These bits have no effect on the values of any TRIS

register. PORT and TRIS overrides will be routed to the

correct pin. The unselected pin will be unaffected.

REGISTER 12-1:              APFCON: ALTERNATE PIN              FUNCTION CONTROL REGISTER

            U-0             U-0        U-0             U-0     U-0  U-0                            R/W-0/0            R/W-0/0

            —               —          —               —       —    —                              SSSEL              CCP2SEL

   bit 7                                                                                                              bit 0

   Legend:

   R = Readable bit              W = Writable bit              U = Unimplemented bit, read as ‘0’

   u = Bit is unchanged          x = Bit is unknown            -n/n = Value at POR and BOR/Value at all other Resets

   ‘1’ = Bit is set              ‘0’ = Bit is cleared

   bit 7-2             Unimplemented: Read as ‘0’

   bit 1               SSSEL: Pin Selection bit

                       0=   SS function is on RA5

                       1=   SS function is on RA0

   bit 0               CCP2SEL: Pin Selection bit

                       0=   CCP2 function is on RC1

                       1=   CCP2 function is on RB3

 2010-2016 Microchip Technology Inc.                                                              DS40001452F-page 105
PIC16(L)F1516/7/8/9

12.2        PORTA Registers                                               EXAMPLE 12-1:           INITIALIZING PORTA

12.2.1          DATA REGISTER                                             ;  This     code  example   illustrates

                                                                          ;  initializing        the  PORTA  register.      The

PORTA       is  a  8-bit        wide,  bidirectional         port.  The   ;  other    ports  are      initialized  in   the  same

corresponding        data       direction      register  is  TRISA        ;  manner.

(Register 12-3). Setting a TRISA bit (= 1) will make the                  BANKSEL     PORTA           ;

corresponding PORTA pin an input (i.e., disable the                       CLRF        PORTA           ;Init  PORTA

output driver). Clearing a TRISA bit (= 0) will make the                  BANKSEL     LATA            ;Data  Latch

corresponding      PORTA         pin   an  output   (i.e.,   enables      CLRF        LATA            ;

output driver and puts the contents of the output latch                   BANKSEL     ANSELA          ;

on    the  selected      pin).  Example 12-1        shows    how    to    CLRF        ANSELA          ;digital     I/O

initialize an I/O port.                                                   BANKSEL     TRISA           ;

Reading the PORTA register (Register 12-2) reads the                      MOVLW       B'00111000'     ;Set   RA<5:3>    as   inputs

status of the pins, whereas writing to it will write to the               MOVWF       TRISA           ;and   set   RA<2:0>     as

PORT latch. All write operations are read-modify-write                                                ;outputs

operations. Therefore, a write to a port implies that the                 12.2.4      PORTA FUNCTIONS AND OUTPUT

port  pins  are    read,   this  value     is  modified      and    then              PRIORITIES

written to the PORT data latch (LATA).

12.2.2          DIRECTION CONTROL                                         Each PORTA pin is multiplexed with other functions. The

                                                                          pins, their combined functions and their output priorities

The   TRISA        register     (Register 12-3)          controls   the   are shown in Table 12-2.

PORTA pin output drivers, even when they are being                        When    multiple  outputs   are  enabled,  the    actual   pin

used as analog inputs. The user should ensure the bits                    control goes to the peripheral with the highest priority.

in the TRISA register are maintained set when using                       Analog input functions, such as ADC, are not shown in

them as analog inputs. I/O pins configured as analog                      the priority lists. These inputs are active when the I/O

input always read ‘0’.                                                    pin is set for Analog mode using the ANSELx registers.

12.2.3          ANALOG CONTROL                                            Digital output functions may control the pin when it is in

The   ANSELA         register    (Register 12-5)         is  used   to    Analog mode with the priority shown in the priority list.

configure   the    Input   mode        of  an  I/O  pin  to  analog.

Setting the appropriate ANSELA bit high will cause all                    TABLE 12-2:         PORTA OUTPUT PRIORITY

digital reads on the pin to be read as ‘0’ and allow                      Pin Name                    Function Priority(1)

analog functions on the pin to operate correctly.

The state of the ANSELA bits has no effect on digital                        RA0            RA0

output functions. A pin with TRIS clear and ANSEL set                        RA1            RA1

will still operate as a digital output, but the Input mode                   RA2            RA2

will be analog. This can cause unexpected behavior                           RA3            RA3

when executing read-modify-write instructions on the                         RA4            RA4

affected port.

Note:           The ANSELA bits default to the Analog                        RA5            VCAP (PIC16F1516/7/8/9 only)

                mode     after  Reset.     To  use  any      pins   as                      RA5

                digital  general       purpose      or   peripheral          RA6            CLKOUT

                inputs,   the    corresponding      ANSEL           bits                    OSC2

                must be initialized to ‘0’ by user software.                                RA6

                                                                             RA7            RA7

                                                                          Note    1:  Priority listed from highest to lowest.

DS40001452F-page 106                                                                           2010-2016 Microchip Technology Inc.
                                                                     PIC16(L)F1516/7/8/9

REGISTER 12-2:        PORTA: PORTA REGISTER

R/W-x/x           R/W-x/x  R/W-x/x             R/W-x/x      R/W-x/x       R/W-x/x  R/W-x/x           R/W-x/x

       RA7            RA6                RA5        RA4              RA3  RA2                   RA1  RA0

bit 7                                                                                                               bit  0

Legend:

R = Readable bit           W = Writable bit                 U = Unimplemented bit, read as ‘0’

u = Bit is unchanged       x = Bit is unknown               -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set           ‘0’ = Bit is cleared

bit 7-0           RA<7:0>: PORTA I/O Value bits(1)

                  1 = Port pin is > VIH

                  0 = Port pin is < VIL

Note     1:  Writes to PORTA are actually written to corresponding LATA register. Reads from PORTA register is the

             return of actual I/O pin values.

REGISTER 12-3:        TRISA: PORTA TRI-STATE REGISTER

R/W-1/1           R/W-1/1  R/W-1/1             R/W-1/1      R/W-1/1       R/W-1/1  R/W-1/1           R/W-1/1

TRISA7            TRISA6   TRISA5              TRISA4       TRISA3        TRISA2   TRISA1            TRISA0

bit 7                                                                                                               bit  0

Legend:

R = Readable bit           W = Writable bit                 U = Unimplemented bit, read as ‘0’

u = Bit is unchanged       x = Bit is unknown               -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set           ‘0’ = Bit is cleared

bit 7-0           TRISA<7:0>: PORTA Tri-State Control bits

                  1 = PORTA pin configured as an input (tri-stated)

                  0 = PORTA pin configured as an output

 2010-2016 Microchip Technology Inc.                                                           DS40001452F-page 107
PIC16(L)F1516/7/8/9

REGISTER 12-4:        LATA: PORTA DATA LATCH REGISTER

R/W-x/u           R/W-x/u    R/W-x/u               R/W-x/u      R/W-x/u  R/W-x/u                R/W-x/u      R/W-x/u

LATA7                 LATA6  LATA5                 LATA4        LATA3                    LATA2      LATA1          LATA0

bit 7                                                                                                                  bit  0

Legend:

R = Readable bit             W = Writable bit                   U = Unimplemented bit, read as ‘0’

u = Bit is unchanged         x = Bit is unknown                 -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set             ‘0’ = Bit is cleared

bit 7-4           LATA<7:0>: PORTA Output Latch Value bits(1)

Note     1:  Writes to PORTA are actually written to corresponding LATA register. Reads from PORTA register is the

             return of actual I/O pin values.

REGISTER 12-5:        ANSELA: PORTA ANALOG SELECT REGISTER

       U-0            U-0    R/W-1/1               U-0          R/W-1/1  R/W-1/1                R/W-1/1      R/W-1/1

       —              —      ANSA5                 —            ANSA3    ANSA2                  ANSA1        ANSA0

bit 7                                                                                                                  bit 0

Legend:

R = Readable bit             W = Writable bit                   U = Unimplemented bit, read as ‘0’

u = Bit is unchanged         x = Bit is unknown                 -n/n = Value at POR and BOR/Value at all other Resets

‘1’ = Bit is set             ‘0’ = Bit is cleared

bit 7-6           Unimplemented: Read as ‘0’

bit 5             ANSA5: Analog Select between Analog or Digital Function on pins RA5, respectively

                  0=  Digital I/O. Pin is assigned to port or digital special function.

                  1=  Analog input. Pin is assigned as analog input(1). Digital input buffer disabled.

bit 4             Unimplemented: Read as ‘0’

bit 3-0           ANSA<3:0>: Analog Select between Analog or Digital Function on pins RA<3:0>, respectively

                  0=  Digital I/O. Pin is assigned to port or digital special function.

                  1=  Analog input. Pin is assigned as analog input(1). Digital input buffer disabled.

Note     1:  When setting a pin to an analog input, the corresponding TRIS bit must be set to Input mode in order      to

             allow external control of the voltage on the pin.

DS40001452F-page 108                                                                      2010-2016 Microchip Technology Inc.
                                                             PIC16(L)F1516/7/8/9

TABLE 12-3:      SUMMARY OF REGISTERS ASSOCIATED WITH PORTA

Name             Bit 7       Bit 6       Bit 5     Bit 4     Bit 3                     Bit 2     Bit 1          Bit 0    Register

                                                                                                                         on Page

ANSELA           —           —           ANSA5     —         ANSA3                     ANSA2     ANSA1          ANSA0           108

APFCON           —           —           —         —         —                         —         SSSEL          CCP2SEL         105

LATA             LATA7       LATA6       LATA5     LATA4     LATA3                     LATA2     LATA1          LATA0           108

OPTION_REG       WPUEN       INTEDG      TMR0CS    TMR0SE    PSA