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39K165

器件型号:39K165
厂商名称:Cypress
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CPLDs at FPGA DensitiesTM

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39K165器件文档内容

                                                                                                           Delta39KTM ISRTM

                                                                                                              CPLD Family

Features                                                      CPLDs at FPGA DensitiesTM

� High density                                               � Carry-chain logic for fast and efficient arithmetic opera-
    -- 30K to 200K usable gates                                  tions
    -- 512 to 3072 macrocells
    -- 136 to 428 maximum I/O pins                            � Multiple I/O standards supported
                                                                 -- LVCMOS (3.3/3.0/2.5/1.8V), LVTTL, 3.3V PCI, SSTL2
    -- Twelve dedicated inputs including four clock pins,            (I-II), SSTL3 (I-II), HSTL (I-IV), and GTL+
        four global I/O control signal pins and four JTAG
        interface pins for boundary scan and reconfig-        � Compatible with NOBLTM, ZBTTM, and QDRTM SRAMs
        urability                                             � Programmable slew rate control on each I/O pin
                                                              � User-programmable Bus Hold capability on each I/O pin
� Embedded memory                                            � Fully 3.3V PCI-compliant (to 66-MHz 64-bit PCI spec,
    -- 80K to 480K bits embedded SRAM
         � 16K to 96K bits of (dual-port) channel memory         rev. 2.2)
                                                              � CompactPCI hot swap ready
� High speed � 233-MHz in-system operation                   � Multiple package/pinout offering across all densities
� AnyVoltTM interface
                                                                 -- 208 to 676 pins in PQFP, BGA, and FBGA packages
    -- 3.3V, 2.5V,1.8V, and 1.5V I/O capability                  -- Simplifies design migration across density
� Low-power operation                                           -- Self-BootTM solution in BGA and FBGA packages
                                                              � In-System ReprogrammableTM (ISRTM)
    -- 0.18-mm six-layer metal SRAM-based logic process          -- JTAG-compliant on-board programming

    -- Full-CMOS implementation of product term array            -- Design changes do not cause pinout changes
                                                              � IEEE1149.1 JTAG boundary scan
    -- Standby current as low as 5mA
� Simple timing model                                       Development Software

    -- No penalty for using full 16 product terms/macrocell   � Warp�
    -- No delay for single product term steering or sharing      -- IEEE 1076/1164 VHDL or IEEE 1364 Verilog context
� Flexible clocking                                                 sensitive editing
    -- Spread AwareTM PLL drives all four clock networks         -- Active-HDL FSM graphical finite state machine editor
                                                                 -- Active-HDL SIM post-synthesis timing simulator
         � Allows 0.6% spread spectrum input clocks              -- Architecture Explorer for detailed design analysis
         � Several multiply, divide and phase shift options      -- Static Timing Analyzer for critical path analysis
    -- Four synchronous clock networks per device                -- Available on Windows 95/98/2000/XPTM and
    -- Locally generated product term clock                          Windows NTTM for $99
    -- Clock polarity control at each register                   -- Supports all Cypress programmable logic products

Delta39KTM ISR CPLD Family Members

Device  Typical                                   Cluster Channel                                   fMAX2  Speed-tPD   Standby ICC[2]
        Gates[1]                                 memory memory Maximum                              (MHz)  Pin-to-Pin     TA = 25�C
                              Macrocells (Kbits) (Kbits) I/O Pins                                                          3.3/2.5V
                                                                                                     233       (ns)          5 mA
39K30   16K � 48K             512   64   16                  174                                     233        7.2          5 mA
                                                                                                     222        7.2         10 mA
39K50   23K � 72K             768   96   24                  218                                     181        7.5         20 mA
                                                                                                     181        8.5         20 mA
39K100 46K � 144K             1536  192  48                  302                                                8.5

39K165 77K � 241K             2560  320  80                  386

39K200 92K � 288K             3072  384  96                  428

Notes:

1. Upper limit of typical gates is calculated by assuming only 10% of the channel memory is used.
2. Standby ICC values are with PLL not utilized, no output load and stable inputs.

Cypress Semiconductor Corporation � 3901 North First Street � San Jose � CA 95134 � 408-943-2600

Document #: 38-03039 Rev. *H                                                                                           Revised August 1, 2003
                                                                 Delta39KTM ISRTM
                                                                       CPLD Family

Delta39K Speed Bins[3]

Device       VCC                   233       200       181       125                83

39K30   3.3/2.5V                   X                             X                  X

39K50   3.3/2.5V                   X                             X                  X

39K100  3.3/2.5V                             X                   X                  X

39K165  3.3/2.5V                                       X         X                  X

39K200  3.3/2.5V                                       X         X                  X

Device Package Offering and I/O Count Including Dedicated Clock and Control Inputs

                                                            Self-Boot Solution[4]

        208 EQFP 256 FBGA 484-FBGA 256-FBGA            388-BGA   484-FBGA 676-FBGA

        28 � 28 mm 17 � 17 mm 23 � 23 mm 17 � 17 mm 35 � 35 mm 23 � 23 mm 27 � 27 mm

Device 0.5-mm pitch 1.0-mm pitch 1.0-mm pitch 1.0-mm pitch 1.27-mm pitch 1.0-mm pitch 1.0-mm pitch

39K30   136                   174                 174

39K50   136                   180                           218     218

39K100  136                   180       302                 294                     302

39K165  136                             356                 294                     386

39K200  136                             368                 294                     428

Notes:

3. Speed bins shown here are for commercial operating range. Please refer to Delta39K ordering information on industrial-range speed bins on page 38.
4. Self-boot solution integrates the boot PROM (flash memory) with Delta39K die inside the same package. This flash memory can endure at least 10,000

       programming/erase cycles and can retain data for at least 100 years.

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                                                                                                                           CPLD Family

GCLK[3:0] PLL and Clock MUX                GCTL[3:0]

                             44

            GCLK[3:0]                                          I/O Bank 7                                                     I/O Bank 6

                             4                                 4                             4                                            4

            LB 0             LB 7                   LB 0       LB 7                 LB 0     LB 7                    LB 0     LB 7

            LB 1             LB 6                   LB 1       LB 6                 LB 1              LB 6           LB 1              LB 6
                                                                                    LB 2     PIM LB 5                LB 2     PIM LB 5
            LB 2 PIM LB 5                  Channel  LB 2 PIM LB 5          Channel                          Channel                               Channel
                                            RAM                             RAM                              RAM                                    RAM

            LB 3             LB 4                   LB 3       LB 4                 LB 3     LB 4                    LB 3     LB 4

            Cluster          Cluster                Cluster    Cluster              Cluster  Cluster                 Cluster  Cluster
             RAM              RAM                    RAM        RAM                  RAM      RAM                     RAM      RAM

            GCLK[3:0]                                          4                             4                                4
                                      4

I/O Bank 0  LB 0             LB 7                   LB 0       LB 7                 LB 0     LB 7                    LB 0     LB 7                         I/O Bank 5

            LB 1             LB 6                   LB 1       LB 6                 LB 1     LB 6                    LB 1     LB 6

            LB 2 PIM LB 5                  Channel  LB 2 PIM LB 5          Channel  LB 2 PIM LB 5           Channel  LB 2 PIM LB 5                Channel
                                            RAM                             RAM                              RAM                                    RAM

            LB 3             LB 4                   LB 3       LB 4                 LB 3     LB 4                    LB 3     LB 4

            Cluster          Cluster                Cluster    Cluster              Cluster  Cluster                 Cluster  Cluster
             RAM              RAM                    RAM        RAM                  RAM      RAM                     RAM      RAM

            GCLK[3:0]                                          4                             4                                4
                                      4

I/O Bank 1  LB 0             LB 7                     LB 0     LB 7                 LB 0     LB 7                    LB 0     LB 7

            LB 1                LB 6                  LB 1     LB 6                 LB 1     LB 6                    LB 1              LB 6                I/O Bank 4

            LB 2       PIM LB 5            Channel    LB 2 PIM LB 5        Channel  LB 2 PIM LB 5           Channel  LB 2     PIM LB 5            Channel
                                            RAM                             RAM                              RAM                                    RAM
            LB 3                LB 4                                                                                 LB 3              LB 4
                                                      LB 3     LB 4                 LB 3     LB 4
            Cluster               Cluster                                                                            Cluster             Cluster
             RAM                   RAM                Cluster  Cluster              Cluster  Cluster                  RAM                 RAM
                                                       RAM      RAM                  RAM      RAM

                                                               I/O Bank 2                                                     I/O Bank 3

            Figure 1. Delta39K100 Block Diagram (Three Rows � Four Columns) with I/O Bank Structure

General Description                                                                 The architecture is based on Logic Block Clusters (LBC) that
                                                                                    are connected by Horizontal and Vertical (H and V) routing
The Delta39K family, based on a 0.18-mm, six-layer metal                            channels. Each LBC features eight individual Logic Blocks
CMOS logic process, offers a wide range of high-density                             (LB) and two cluster memory blocks. Adjacent to each LBC is
solutions at unparalleled system performance. The Delta39K                          a channel memory block, which can be accessed directly from
family is designed to combine the high speed, predictable                           the I/O pins. Both types of memory blocks are highly config-
timing, and ease of use of CPLDs with the high densities and                        urable and can be cascaded in width and depth. See Figure 1
low power of FPGAs. With devices ranging from 30,000 to                             for a block diagram of the Delta39K architecture.
200,000 usable gates, the family features devices ten times
the size of previously available CPLDs. Even at these large                         All the members of the Delta39K family have Cypress's highly
densities, the Delta39K family is fast enough to implement a                        regarded In-System Reprogrammability (ISR) feature, which
fully synthesizable 64-bit, 66-MHz PCI core.                                        simplifies both design and manufacturing flows, thereby
                                                                                    reducing costs. The ISR feature provides the ability to recon-

Document #: 38-03039 Rev. *H                                                                                                                               Page 3 of 86
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                                                                                                                             CPLD Family

figure the devices without having design changes cause                             Global Routing Description
pinout or timing changes in most cases. The Cypress ISR
function is implemented through a JTAG-compliant serial                            The routing architecture of the Delta39K is made up of
interface. Data is shifted in and out through the TDI and TDO                      horizontal and vertical (H and V) routing channels. These
pins respectively. Superior routability, simple timing, and the                    routing channels allow signals from each of the Delta39K
ISR allows users to change existing logic designs while simul-                     architectural components to communicate with one another. In
taneously fixing pinout assignments and maintaining system                         addition to the horizontal and vertical routing channels that
performance.                                                                       interconnect the I/O banks, channel memory blocks, and logic
                                                                                   block clusters, each LBC contains a Programmable Inter-
The entire family features JTAG for ISR and boundary scan,                         connect Matrix (PIMTM), which is used to route signals
and is compatible with the PCI Local Bus specification,                            among the logic blocks and the cluster memory blocks.
meeting the electrical and timing requirements. The Delta39K
family also features user programmable bus-hold and slew                           Figure 2 is a block diagram of the routing channels that
rate control capabilities on each I/O pin.                                         interface within the Delta39K architecture. The LBC is exactly
                                                                                   the same for every member of the Delta39K CPLD family.
AnyVolt Interface
                                                                                   Logic Block Cluster (LBC)
All Delta39KV devices feature an on-chip regulator, which
accepts 3.3V or 2.5V on the VCC supply pins and steps it down                      The Delta39K architecture consists of several logic block
to 1.8V internally, the voltage level at which the core operates.                  clusters, each of which have eight Logic Blocks (LB) and two
                                                                                   cluster memory blocks connected via a Programmable Inter-
With Delta39K's AnyVolt technology, the I/O pins can be                            connect Matrix (PIM) as shown in Figure 3. Each cluster
connected to either 1.8V, 2.5V, or 3.3V. All Delta39K devices                      memory block consists of 8-Kbit single-port RAM, which is
are 3.3V-tolerant regardless of VCCIO or VCC settings.                             configurable as synchronous or asynchronous. The cluster
                                                                                   memory blocks can be cascaded with other cluster memory
Table 1.                                                                           blocks within the same LBC as well as other LBCs to
                                                                                   implement larger memory functions. If a cluster memory block
Device  VCC                         VCCIO                                          is not specifically utilized by the designer, Cypress's Warp
                    3.3V or 2.5V or 1.8V or 1.5V[5]                                software can automatically use it to implement large blocks of
39KV 3.3V or 2.5V                                                                  logic.

                                                                                   All LBCs interface with each other via horizontal and vertical
                                                                                   routing channels.

                                                                                   I/O Block

                                         LB                LB

                                                                          72

                                         LB                LB             64

                                         LB       Cluster  LB                                 Channel memory
                                                                                              outputs drive
                                                  PIM                                         dedicated tracks in the
                                                                                              horizontal and vertical
                                          LB                LB            Channel             routing channels
                                                                          Memory
                                         Cluster           Cluster         Block
                                         Memory            Memory
                                          Block             Block

                                                  72 64

                              I/O Block                                                       H-to-V
                                                                                               PIM

                                         Pin inputs from the I/O cells             V-to-H
                                         drive dedicated tracks in the              PIM
                                         horizontal and vertical routing
                                         channels

                                         Figure 2. Delta39K Routing Interface

Note:
5. For HSTL only.

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                                                                                                 Delta39KTM ISRTM
                                                                                                       CPLD Family

                                                          Clock Inputs
                                                           GCLK[3:0]

                                                                        4

                              Logic                                            Logic

                              Block    36                                  36  Block

                                  0    16                                  16  7

                              CC                                                             CC

                              Logic                                            Logic

                              Block    36                                  36  Block

                                  1    16                                  16  6

                              CC                                                             CC

                              Logic                                            Logic

                              Block    36                 PIM              36  Block

                                  2    16                                  16  5

                              CC                                                             CC

                              Logic                                            Logic

                              Block    36                                  36  Block

                                  3                                        16  4

                                       16

                              Cluster                                                 Cluster
                                                                           25 Memory
                              Memory 25

                                  0    8                                   8   1

                                                                               CC = Carry Chain

                                       64 Inputs From                      64 Inputs From
                                  Horizontal Routing                       Vertical Routing
                                                                           Channel
                                                 Channel
                                                          144 Outputs to

                                           Horizontal and Vertical

                                           cluster-to-channel PIMs

                              Figure 3. Delta39K Logic Block Cluster Diagram

Logic Block                                                       provides two important capabilities without affecting perfor-
                                                                  mance: product term steering and product term sharing.
The LB is the basic building block of the Delta39K architecture.
It consists of a product term array, an intelligent product-term  Product Term Steering
allocator, and 16 macrocells.
                                                                  Product term steering is the process of assigning product
Product Term Array                                                terms to macrocells as needed. For example, if one macrocell
                                                                  requires ten product terms while another needs just three, the
Each logic block features a 72 x 83 programmable product          product term allocator will "steer" ten product terms to one
term array. This array accepts 36 inputs from the PIM. These      macrocell and three to the other. On Delta39K devices,
inputs originate from device pins and macrocell feedbacks as      product terms are steered on an individual basis. Any number
well as cluster memory and channel memory feedbacks.              between 1 and 16 product terms can be steered to any
Active LOW and active HIGH versions of each of these inputs       macrocell.
are generated to create the full 72-input field. The 83 product
terms in the array can be created from any of the 72 inputs.      Product Term Sharing

Of the 83 product terms, 80 are for general-purpose use for       Product term sharing is the process of using the same product
the 16 macrocells in the logic block. Two of the remaining three  term among multiple macrocells. For example, if more than
product terms in the logic block are used as asynchronous set     one function has one or more product terms in its equation that
and asynchronous reset product terms. The final product term      are common to other functions, those product terms are only
is the Product Term clock (PTCLK) and is shared by all 16         programmed once. The Delta39K product term allocator
macrocells within a logic block.                                  allows sharing across groups of four macrocells in a variable
                                                                  fashion. The software automatically takes advantage of this
Product Term Allocator                                            capability so that the user does not have to intervene.

Through the product term allocator, Warp software automati-       Note that neither product term sharing nor product term
cally distributes the 80 product terms as needed among the 16     steering have any effect on the speed of the product. All
macrocells in the logic block. The product term allocator         steering and sharing configurations have been incorporated in
                                                                  the timing specifications for the Delta39K devices.

                                                                  .

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                                                                                             Delta39KTM ISRTM
                                                                                                   CPLD Family

Macrocell                                                            tions are implemented through the use of carry-in arithmetic,
                                                                     which drives through the circuit quickly. Figure 4 shows that
Within each logic block there are 16 macrocells. Each                the carry chain logic within the macrocell consists of two
macrocell accepts a sum of up to 16 product terms from the           product terms (CPT0 and CPT1) from the PTA and an input
product term array. The sum of these 16 product terms can be         carry-in for carry logic. The inputs to the carry chain mux are
output in either registered or combinatorial mode. Figure 4          connected directly to the product terms in the PTA. The output
displays the block diagram of the macrocell. The register can        of the carry chain mux generates the carry-out for the next
be asynchronously preset or asynchronously reset at the              macrocell in the logic block as well as the local carry input that
macrocell level with the separate preset and reset product           is connected to an input of the XOR input mux. Carry-in and a
terms. Each of these product terms features programmable             configuration bit are inputs to an AND gate. This AND gate
polarity. This allows the registers to be preset or reset based      provides a method of segmenting the carry chain in any
on an AND expression or an OR expression.                            macrocell in the logic block.

An XOR gate in the Delta39K macrocell allows for many                Macrocell Clocks
different types of equations to be realized. It can be used as a
polarity mux to implement the true or complement form of an          Clocking of the register is highly flexible. Four global
equation in the product term array or as a toggle to turn the D      synchronous clocks (GCLK[3:0]) and a PTCLK are available
flip-flop into a T flip-flop. The carry-chain input mux allows       at each macrocell register. Furthermore, a clock polarity mux
additional flexibility for the implementation of different types of  within each macrocell allows the register to be clocked on the
logic. The macrocell can utilize the carry chain logic to            rising or the falling edge (see macrocell diagram in Figure 4).
implement adders, subtractors, magnitude comparators,
parity tree, or even generic XOR logic. The output of the            PRESET/RESET Configurations
macrocell is either registered or combinatorial.
                                                                     The macrocell register can be asynchronously preset and
Carry Chain Logic                                                    reset using the PRESET and RESET mux. Both signals are
                                                                     active high and can be controlled by either of two Preset/Reset
The Delta39K macrocell features carry chain logic which is           product terms (PRC[1:0] in Figure 4) or GND. In situations
used for fast and efficient implementation of arithmetic opera-      where the PRESET and RESET are active at the same time,
tions. The carry logic connects macrocells in up to four logic       RESET takes priority over PRESET.
blocks for a total of 64 macrocells. Effective data path opera-

          Carry In                                                                   PRESET
(from macrocell n-1)                                                                 Mux

       C                                                             0
                                                                     1
                              Carry Chain              XOR Input
                                    Mux                     Mux                3
                                                                                   C
                                                    C    2
CPT0                                                          C                                       Output
CPT1                                                                                                    Mux
                                                                                                                         To PIM
FROM PTM                                                                                     DPSETQ
     Up To 16 PTs                                                                               RESQ      C
                                 Clock Mux
                                                                      Clock
  GCLK[3:0]                                                          Polarity

                                                                       Mux

PTCLK

                              3                                                    C
                                 C
                                                                     0
                                          Carry Out     PRC[1:0]     1
                                    (to macrocell n+1)
                                                                                3
                                                                                    C
                                                                                    RESET
                                                                                    Mux

                                                       Figure 4. Delta39K Macrocell

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                                                                                                                                             CPLD Family

Embedded Memory                                                    Cluster Memory Initialization

Each member of the Delta39K family contains two types of           The cluster memory powers up in an undefined state, but is set
embedded memory blocks. The channel memory block is                to a user-defined known state during configuration. To facilitate
placed at the intersection of horizontal and vertical routing      the use of look-up-table (LUT) logic and ROM applications, the
channels. Each channel memory block is 4096 bits in size and       cluster memory blocks can be initialized with a given set of
can be configured as asynchronous or synchronous Dual-Port         data when the device is configured at power up. For LUT and
RAM, Single-Port RAM, Read-Only memory (ROM), or                   ROM applications, the user cannot write to memory blocks.
synchronous FIFO memory. The memory organization is
configurable as 4K � 1, 2K � 2, 1K � 4 and 512K � 8. The           Channel Memory
second type of memory block is located within each LBC and
is referred to as a cluster memory block. Each LBC contains        The Delta39K architecture includes an embedded memory
two cluster memory blocks that are 8192 bits in size. Similar      block at each crossing point of horizontal and vertical routing
to the channel memory blocks, the cluster memory blocks can        channels. The channel memory is a 4096-bit embedded
be configured as 8K � 1, 4K � 2, 2K � 4 and 1K � 8                 memory block that can be configured as asynchronous or
asynchronous or synchronous Single-Port RAM or ROM.                synchronous single-port RAM, dual-port RAM, ROM, or
                                                                   synchronous FIFO memory.
Cluster Memory
                                                                   Data, address, and control inputs to the channel memory are
Each logic block cluster of the Delta39K contains two 8192-bit     driven from horizontal and vertical routing channels. All data
cluster memory blocks. Figure 5 is a block diagram of the          and FIFO logic outputs drive dedicated tracks in the horizontal
cluster memory block and the interface of the cluster memory       and vertical routing channels. The clocks for the channel
block to the cluster PIM.                                          memory block are selected from four global clocks and pin
                                                                   inputs from the horizontal and vertical channels. The clock
The output of the cluster memory block can be optionally regis-    muxes also include a polarity mux for each clock so that the
tered to perform synchronous pipelining or to register             user can choose an inverted clock.
asynchronous Read and Write operations. The output
registers contain an asynchronous RESET which can be used          Dual-Port (Channel Memory) Configuration
in any type of sequential logic circuits (e.g., state machines).
                                                                   Each port has distinct address inputs, as well as separate data
There are four global clocks (GCLK[3:0]) and one local clock       and control inputs that can be accessed simultaneously. The
available for the input and the output registers. The local clock  inputs to the Dual-Port memory are driven from the horizontal
for the input registers is independent of the one used for the     and vertical routing channels. The data outputs drive
output registers. The local clock is generated in the user         dedicated tracks in the routing channels. The interface to the
design in a macrocell or comes from an I/O pin.                    routing is such that Port A of the Dual-Port interfaces primarily
                                                                   with the horizontal routing channel and Port B interfaces
                                                                   primarily with the vertical routing channel.

                              DIN[7:0]                      DQ                        3                                                 Write
                                                                                   C                                                   Control

                                                                                                                                       Logic

                                                                                                                                       2
                                                                                                                                               C8

                              ADDR[12:0]                    DQ

                                                                   C

                                     WE                       DQ                                               Row Decode (1024 Rows)

                                                                C     Write                                                                 1024x8
                                                            QD     Pulse                                                               Asynchronous
Cluster PIM                                                                               10
                                                               R   C                                                                         SRAM
                                GCLK[3:0]
                                Local CLK 5:1                                   3                                                              8

                                                     3                      Read
                                                         C                Control
                                                                            Logic
                                DOUT[7:0]                                  2

                              RESET      C                                          C

                              GCLK[3:0]
                                  Local CLK 5:1

                                     3

                                         C                  C

                              Figure 5. Block Diagram of Cluster Memory Block

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                                                                 Delta39KTM ISRTM
                                                                       CPLD Family

The clocks for each port of the Dual-Port configuration are      The FIFO block contains all of the necessary FIFO flag logic,
selected from four global clocks and two local clocks. One       including the Read and Write address pointers. The FIFO flags
local clock is sourced from the horizontal channel and the       include an empty/full flag (EF), half-full flag (HF), and program-
other from the vertical channel. The data outputs of the dual-   mable almost-empty/full (PAEF) flag output. The FIFO config-
port memory can also be registered. Clocks for the output        uration has the ability to perform simultaneous Read and Write
registers are also selected from four global clocks and two      operations using two separate clocks. These clocks may be
local clocks. One clock polarity mux per port allows the use of  tied together for a single operation or may run independently
true or complement polarity for input and output clocking        for asynchronous Read/Write (with regard to each other) appli-
purposes.                                                        cations. The data and control inputs to the FIFO block are
                                                                 driven from the horizontal or vertical routing channels. The
Arbitration                                                      data and flag outputs are driven onto dedicated routing tracks
                                                                 in both the horizontal and vertical routing channels. This allows
The Dual-Port configuration of the Channel Memory Block          the FIFO blocks to be expanded by using multiple FIFO blocks
provides arbitration when both ports access the same address     on the same horizontal or vertical routing channel without any
at the same time. Depending on the memory operation being        speed penalty.
attempted, one port always gets priority. See Table 2 for
details on which port gets priority for Read and Write opera-    In FIFO mode, the Write and Read ports are controlled by
tions. An active-LOW "Address Match" signal is generated         separate clock and enable signals. The clocks for each port
when an address collision occurs.                                are selected from four global clocks and two local clocks.

Table 2. Arbitration Result: Address Match Signal                One local clock is sourced from the horizontal channel and the
Becomes Active                                                   other from the vertical channel. The data outputs from the
                                                                 Read port of the FIFO can also be registered. One clock
Port A                Result of            Comment               polarity mux per port allows using true or complement polarity
Read    Port B Arbitration                                       for Read and Write operations. The Write operation is
Write  Read No arbitration      Both ports read at the          controlled by the clock and the Write enable pin. The Read
                                 same time                       operation is controlled by the clock and the Read enable pin.
Read               required                                      The enable pins can be sourced from horizontal or vertical
        Read Port A gets         If Port B requests first then   channels.
Write                           it will read the current
                   priority      data. The output will then      Channel Memory Initialization
                                 change to the newly
         Write Port B gets       written data by Port A          The channel memory powers up in an undefined state, but is
                   priority                                      set to a user-defined known state during configuration. To facil-
                                 If Port A requests first then   itate the use of look-up-table (LUT) logic and ROM applica-
        Write Port A gets        it will read the current        tions, the channel memory blocks can be initialized with a
                   priority      data. The output will then      given set of data when the device is configured at power up.
                                 change to the newly             For LUT and ROM applications, the user cannot write to
                                 written data by Port B          memory blocks.

                                 Port B is blocked until Port    Channel Memory Routing Interface
                                 A is finished writing
                                                                 Similar to LBC outputs, the channel memory blocks feature
FIFO (Channel Memory) Configuration                              dedicated tracks in the horizontal and vertical routing channels
                                                                 for the data outputs and the flag outputs, as shown in
The channel memory blocks are also configurable as               Figure 6. This allows the channel memory blocks to be
synchronous FIFO RAM. In the FIFO mode of operation, the         expanded easily. These dedicated lines can be routed to I/O
channel memory block supports all normal FIFO operations         pins as chip outputs or to other logic block clusters to be used
without the use of any general-purpose logic resources in the    in logic equations.
device.

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                           All channel memory                     Vertical Channel         Delta39KTM ISRTM
                         inputs are driven from                                                  CPLD Family
                          the routing channels
                                                                                    Global Clock
4096-bit Dual-Port                                                                     Signals
            Array
                                                                                       GCLK[3:0]
      Configurable as
Async/Sync Dual-Port

        or Sync FIFO
      Configurable as
4K x 1, 2K x 2, 1K x 4,
and 512 x 8 block sizes

                                   All channel memory outputs
                                   drive dedicated tracks in the

                                             routing channels

                            Horizontal Channel

                              Figure 6. Block Diagram of Channel Memory Block

I/O Banks                                                         I/O Cell          bank 1 bank 0
                                                                  Figure 8 is a block diagram of the Delta39K I/O cell. The I/Obank 4 bank 5
The Delta39K interfaces the horizontal and vertical routing       cell contains a three-state input buffer, an output buffer, and a
channels to the pins through I/O banks. There are eight I/O       register that can be configured as an input or output register.
banks per device as shown in Figure 7, and all I/Os from an       The output buffer has a slew rate control option that can be
I/O bank are located in the same section of a package for PCB     used to configure the output for a slower slew rate. The input
layout convenience.                                               of the device and the pin output can each be configured as
                                                                  registered or combinatorial; however, only one path can be
Delta39K devices support True Vertical MigrationTM (i.e., for     configured as registered in a given design.
each package type, Delta39K devices of different densities        The output enable in an I/O cell can be selected from one of
keep given pins in the same I/O banks). This allows for easy      the four global control signals or from one of two Output
and simple implementation of multiple I/O standards during the    Control Channel (OCC) signals. The output enable can be
design and prototyping phase, before a final density has been     configured as always enabled or always disabled or it can be
determined. Please refer to the application note titled "Family,  controlled by one of the remaining inputs to the mux. The
Package and Density Migration in Delta 39K and Quantum38K         selection is done via a mux that includes VCC and GND as
CPLDs."                                                           inputs.

Each I/O bank contains several I/O cells, and each I/O cell                     bank 7 bank 6
contains an input/output register, an output enable register,
programmable slew rate control and programmable bus hold                            DDeellttaa3399KK
control logic. Each I/O cell drives a pin output of the device;
the cell also supplies an input to the device that connects to a                bank 2 bank 3
dedicated track in the associated routing channel.
                                                                            Figure 7. Delta39K I/O Bank Block Diagram
Each I/O bank can use any supported I/O standard by
supplying appropriate VREF and VCCIO voltages and config-
uring the I/O through the Warp software. All the VREF and
VCCIO pins in an I/O bank must be connected to the same VREF
and VCCIO voltage respectively. This requirement restricts the
number of I/O standards supported by an I/O bank at any given
time.

The number of I/Os which can be used in each I/O bank
depend on the type of I/O standards and the number of VCCIO
and GND pins being used. This restriction is derived from the
electromigration limit of the VCCIO and GND bussing on the
chip. Please refer to the note on page 17 and the application
note titled "Delta39K Family Device I/O Standards and Config-
urations" for details.

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                                                                                                                                                                                        CPLD Family

   From                                                                                    Input                            OE Mux                       Registered OE
Output PIM                                                                                 Mux                                                                 Mux
                                                                                                                              3
To Routing                                                                                         C                              C       DQ
Channel
                                                                                                                          Register Input                            C
                                                                                                                          Mux                  RES

                                                               Output Control Channel OCC                              C
                                           Global I/O Control Signals                                                                                  Output Mux
                              Global Clock Signals
                                                                                                      Register Enable     DQ                                                Bus        I/O
                                                                                                      Mux                 E                                                 Hold

                                                                                                             Clock             RES        C                                 C
                                                                                                            Polarity
                                                                                                                                                                   Slew
                                                                                                             Mux
                                                                                           3                                                                       Rate
                                                                                              C
                                                                                                 Clock Mux                                                         Control

                                                                                                                                                                   C

                                                                                           2                           C

                                                                                              C
                                                                                                  Register Reset

                                                                                                      Mux

                                                                                           3
                                                                                               C

                              Figure 8. Block Diagram of I/O Cell

I/O Signals                                                                                                               Table 3.                                          I/O Standards

There are four dedicated inputs (GCTL[3:0]) that are used as                                                                     I/O                                  VREF (V)              VCCIO  Termination
Global I/O Control Signals available to every I/O cell. These                                                                Standard                              Min. Max.                       Voltage (VTT)
global I/O control signals may be used as output enables,                                                                                                                                   3.3V
register resets and register clock enables as shown in                                                                         LVTTL                                     N/A                3.3V         N/A
Figure 8. These global control signals, driven from four                                                                     LVCMOS                                                         3.0V         N/A
dedicated pins, can only be used as active-high signals and                                                                 LVCMOS3                                0.9            1.1       2.5V         N/A
are available only to the I/O cells thereby implementing fast                                                               LVCMOS2                                                         1.8V         N/A
resets, register and output enables.                                                                                       LVCMOS18                                1.3            1.7       3.3V         N/A
                                                                                                                             3.3V PCI                                                        N/A         N/A
In addition, there are six OCC signals available to each I/O                                                                                                       1.3            1.7       3.3V          1.5
cell. These control signals may be used as output enables,                                                                      GTL+                                                        3.3V          1.5
register resets and register clock enables as shown in                                                                        SSTL3 I                              1.15 1.35                2.5V          1.5
Figure 8. Unlike global control signals, these OCC signal can                                                                 SSTL3 II                                                      2.5V         1.25
be driven from internal logic or and I/O pin.                                                                                 SSTL2 I                              1.15 1.35                1.5V         1.25
                                                                                                                              SSTL2 II                                                      1.5V         0.75
One of the four global clocks can be selected as the clock for                                                                 HSTL I                              0.68           0.9       1.5V         0.75
the I/O cell register. The clock mux output is an input to a clock                                                            HSTL II                                                       1.5V          1.5
polarity mux that allows the input/output register to be clocked                                                              HSTL III                             0.68           0.9                     1.5
on either edge of the clock                                                                                                   HSTL IV
                                                                                                                                                                   0.68           0.9
Slew Rate Control
                                                                                                                                                                   0.68           0.9
The output buffer has a slew rate control option. This allows
the output buffer to slew at a fast rate (3 V/ns) or a slow rate
(1 V/ns). All I/Os default to fast slew rate. For designs
concerned with meeting FCC emissions standards the slow
edge provides for lower system noise. For designs requiring
very high performance the fast edge rate provides maximum
system performance.

Document #: 38-03039 Rev. *H                                                                                                                                                                       Page 10 of 86
                                                                                     Delta39KTM ISRTM
                                                                                           CPLD Family

Programmable Bus Hold                                                   For example, a system that operates on a 32-bit data path that
                                                                        runs at 40 MHz can be implemented with 16-bit circuitry that
On each I/O pin, user-programmable-bus-hold is included.                runs internally at 80 MHz. PLLs can also be used to take
Bus-hold, which is an improved version of the popular internal          advantage of the positioning of the internally generated clock
pull-up resistor, is a weak latch connected to the pin that does        edges to shift performance towards improved setup, hold or
not degrade the device's performance. As a latch, bus-hold              clock-to-out times.
maintains the last state of a pin when the pin is placed in a
high-impedance state, thus reducing system noise in bus-                There are several frequency multiply (X1, X2, X3, X4, X5, X6,
interface applications. Bus-hold additionally allows unused             X8, X16) and divide (/1, /2, /3, /4, /5, /6, /8, /16) options
device pins to remain unconnected on the board, which is                available to create a wide range of clock frequencies from a
particularly useful during prototyping as designers can route           single clock input (GCLK[0]). For increased flexibility, there are
new signals to the device without cutting trace connections to          seven phase shifting options which allow clock skew/deskew
VCC or GND. For more information, see the application note              by 45�, 90�, 135�, 180�, 225�, 270�, or 315�.
titled "Understanding Bus-Hold�A Feature of Cypress
CPLDs."                                                                 The Spread Aware feature refers to the ability of the PLL to
                                                                        track a spread-spectrum input clock such that its spread is
Clocks                                                                  seen on the output clock with the PLL staying locked. The total
                                                                        amount of spread on the input clock should be limited to 0.6%
Delta39K has four dedicated clock input pins (GCLK[3:0]) to             of the fundamental frequency. Spread Aware feature is
accept system clocks. One of these clocks (GCLK[0]) may be              supported only with X1, X2, and X4 multiply options.
selected to drive an on-chip phase-locked loop (PLL) for
frequency modulation (see Figure 9 for details).                        The Voltage Controlled Oscillator (VCO), the core of the
                                                                        Delta39K PLL is designed to operate within the frequency
The global clock tree for a Delta39K device can be driven by            range of 100 MHz to 266 MHz. Hence, the multiply option
a combination of the dedicated clock pins and/or the PLL-               combined with input (GCLK[0]) frequency should be selected
derived clocks. The global clock tree consists of four global           such that this VCO operating frequency requirement is met.
clocks that go to every macrocell, memory block, and I/O cell.          This is demonstrated in Table 4 (columns 1, 2, and 3).

Clock Tree Distribution                                                 Another feature of this PLL is the ability to drive the output
                                                                        clock (INTCLK) off the Delta39K chip to clock other devices on
The global clock tree performs two primary functions. First, the        the board, as shown in Figure 9 above. This off-chip clock is
clock tree generates the four global clocks by multiplexing four        half the frequency of the output clock as it has to go through a
dedicated clocks from the package pins and four PLL driven              register (I/O register or a macrocell register).
clocks. Second, the clock tree distributes the four global clocks
to every cluster, channel memory, and I/O block on the die.             This PLL can also be used for board de-skewing purpose by
The global clock tree is designed such that the clock skew is           driving a PLL output clock off-chip, routing it to the other
minimized while maintaining an acceptable clock delay.                  devices on the board and feeding it back to the PLL's external
                                                                        feedback input (GCLK[1]). When this feature is used, only
Spread Aware PLL                                                        limited multiply, divide and phase shift options can be used.
                                                                        Table 4 describes the valid multiply and divide options that can
Each device in the Delta39K family features an on-chip PLL              be used without external feedback. Table 5 describes the valid
designed using Spread Aware technology for low EMI applica-             multiply and divide options that can be used with an external
tions. In general, PLLs are used to implement time-division-            feedback.
multiplex circuits to achieve higher performance with fewer
device resources.

                                   off-chip signal (external feedback)

                              INTCLK0, INTCLK1, INTCLK2, INTCLK3

                                                                        Any Register (TFF)

                                                                                                                            Send a global clock off
                                                                                                                                               chip

           GCLK1

                                                 Normal I/O signal path

                                                                                     Lock Detect/IO pin

                                   Clock Tree    Phase selection                     C
                                        Delay
                                                                                                       GCLK0
           2                                                                Divide                                        2
                 C                                                      � 1-6,8,16                                              C

                  fb                       fb    Phase selection                                       GCLK1                                                                                                                                      INTCLK0
                                                                                                                          2                                                                                                                      INTCLK1
                                           Lock                                                                                 C                                                                                                                INTCLK2
                                                                                                                                                                                                                                                 INTCLK3
                                                                            Divide                    GCLK2
                                                                        � 1-6,8,16                                        2
                                                                                                                                C
           GCLK0                           Clk   Phase selection
                                            00
                  Source             Clk 450                                Divide
                   Clock                                                � 1-6,8,16
                                          Clk
                                          900

                                   Clk 135 0

                                   Clk 180 0

                                           Clk

                                           2250

                                           Clk

                                           2700

                              PLL          Clk

                                           3150
                  X1, X2, X3, X4, 5X,            Phase selection

                              X6, X8, X16

                                                                             Divide
                                                                        � 1-6,8,16

GCLK[3:0]                                                                                                                                                                                                            GCLK3

                                                                                                                                                                                                                                        2
                                                                                                                                                                                                                                              C

                                   Figure 9. Block Diagram of Spread Aware PLL

Document #: 38-03039 Rev. *H                                                                                                                                                                                                                               Page 11 of 86
                                                                                   Delta39KTM ISRTM
                                                                                         CPLD Family

Table 6 describes the valid phase shift options that can be         For more details on the architecture and operation of this PLL
used with or without an external feedback.                          please refer to the application note entitled "Delta39K PLL and
                                                                    Clock Tree".
Table 7 is an example of the effect of all the available divide
and phase shift options on a VCO output of 250 MHz. It also
shows the effect of division on the duty cycle of the resultant
clock. Note that the duty cycle is 50-50 when a VCO output is
divided by an even number. Also note that the phase shift
applies to the VCO output and not to the divided output.

Table 4. Valid PLL Multiply and Divide Options--without External Feedback

      Input Frequency         Valid Multiply Options                                  Valid Divide Options
           (GCLK[0])                                                       Output Frequency (INTCLK[3:0])
          fPLLI (MHz)                   VCO Output          Value                                           Off-chip Clock
                          Value Frequency (MHz)               N/A                        fPLLO (MHz)           Frequency
DC�12.5                                                   1�6, 8, 16                       DC�12.5
100�133                   N/A           N/A               1�6, 8, 16                       6.25�133         DC�6.25
50�133                                                    1�6, 8, 16                       6.25�266         3.125�66
33.3�88.7                     1      100�133              1�6, 8, 16                       6.25�266         3.125�133
25�66                                                     1�6, 8, 16                       6.25�266         3.1�266
20�53.2                       2      100�266              1�6, 8, 16                       6.25�266         3.125�133
16.6�44.3                                                 1�6, 8, 16                       6.25�266         3.1�133
12.5�33                       3      100�266              1�6, 8, 16                       6.25�266         3.1�133
12.5�16.625                                                                                6.25�266         3.125�133
                              4      100�266                                                                3.125�133

                              5      100�266

                              6      100�266

                              8      100�266

                              16     200�266

Table 5. Valid PLL Multiply and Divide Options--With External Feedback

                                  Valid Multiply Options                         Valid Divide Options

  Input (GCLK) Frequency                       VCO Output                  Output (INTCLK) Frequency Off-chip Clock
           fPLLI (MHz)        Value Frequency (MHz)
                                                                    Value        fPLLO (MHz)                Frequency
50�133
25�66.5                           1     100�266                     1 100�266                          50�133
16.67�44.33
12.5�33.25                        1     100�266                     2 50�133                           25�66.5
12.5�26.6
12.5�22.17                        1     100�266                     3 33.33�88.66                      16.67�44.33
12.5�16.63
                                  1     100�266                     4 25�66.5                          12.5�33.25

                                  1     125�266                     5 25�53.2                          12.5�26.6

                                  1     150�266                     6 25�44.34                         12.5�22.17

                                  1     200�266                     8 25�33.25                         12.5�16.63

Table 6. Recommended PLL Phase Shift Options                                             With External Feedback
                                         Without External Feedback                 0�

0�,45�, 90�, 135�, 180�, 225�, 270�, 315�

Table 7. Timing of Clock Phases for all Divide Options for a VCO Output Frequency of 250 MHz

Divide Period                        0� 45� 90�                     135�   180�    225�       270�              315�
                                                                    (ns)   (ns)    (ns)       (ns)              (ns)
Factor (ns) Duty Cycle% (ns) (ns) (ns)                                                         3.0               3.5
                                                                                               3.0               3.5
1   4                  40�60         0  0.5 1.0                     1.5    2.0     2.5         3.0               3.5
                                                                                               3.0               3.5
2   8                     50         0  0.5 1.0                     1.5    2.0     2.5         3.0               3.5
                                                                                               3.0               3.5
3   12                 33�67         0  0.5 1.0                     1.5    2.0     2.5         3.0               3.5
                                                                                               3.0               3.5
4   16                    50         0  0.5 1.0                     1.5    2.0     2.5

5   20                 40�60         0  0.5 1.0                     1.5    2.0     2.5

6   24                    50         0  0.5 1.0                     1.5    2.0     2.5

8   32                    50         0  0.5 1.0                     1.5    2.0     2.5

16  64                    50         0  0.5 1.0                     1.5    2.0     2.5

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                                                                     Delta39KTM ISRTM
                                                                           CPLD Family

CompactPCI Hot Swap                                                  output (from corner to corner on the device), incurs a worst-
                                                                     case delay in the 39K100 regardless of the amount of logic or
The CompactPCI Hot Swap specification allows the removal             which horizontal and vertical channels are used. This is the tPD
and insertion of cards into CompactPCI sockets without               shown in Figure 10. For synchronous systems, the input set-
switching-off the bus. Delta39K CPLDs can be used as a               up time to the output macrocell register and the clock to output
CompactPCI host or target on these cards.                            time are shown as the parameters tMCS and tMCCO shown in
                                                                     the Figure 10. These measurements are for any output and
This feature is useful in telecommunication and networking           synchronous clock, regardless of the logic placement.
applications as it allows implementation of high availability
systems, where repairs and upgrades can be done without              The Delta39K features:
downtime.
                                                                      � no dedicated vs. I/O pin delays
Delta39K CPLDs are CompactPCI Hot Swap Ready per                      � no penalty for using 0 � 16 product terms
CompactPCI Hot Swap specification R2.0, with the following            � no added delay for steering product terms
exception:                                                            � no added delay for sharing product terms
                                                                      � no output bypass delays.
� The I/O cells do not provide bias voltage support. External
    resistors can be used to achieve this, per section 3.1.3.1 of    The simple timing model of the Delta39K family eliminates
    the CompactPCI Hot Swap specification R2.0. A simple             unexpected performance penalties.
    board level solution is provided in the application note titled
    "Hot-Swapping Delta39K and Quantum38K CPLDs."                    Family, Package, and Density Migration in Delta39K
                                                                     CPLDs
Timing Model
                                                                     The Delta39K CPLDs combine dense logic, embedded mem-
One important feature of the Delta39K family is the simplicity       ory and configurable I/O standards. Further design flexibility is
of its timing. All combinatorial and registered/synchronous          added by the easy migration options available between differ-
delays are worst case and system performance is static (as           ent packages and densities of Delta39K CPLD offerings.
shown in the AC specs section) as long as data is routed
through the same horizontal and vertical channels. Figure 10         This migration flexibility makes changes or additions to
illustrates the true timing model for the 200-MHz devices. For       designs simple even after PCB layout. It also provides the
synchronous clocking of macrocells, a delay is incurred from         ability for experimental designs to be used on production
macrocell clock to macrocell clock of separate Logic Blocks          PCBs. Please refer to the application note titled "Family,
within the same cluster, as well as separate Logic Blocks            Package, and Density Migration in Delta39K CPLDs."
within different clusters. This is respectively shown as tSCS and
tSCS2 in Figure 10. For combinatorial paths, any input to any

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                                                                                                               Delta39KTM ISRTM
                                                                                                                     CPLD Family

      GCLK[3:0]                              tSCS

                              4                                4                    4                                 4

      LB 0                    LB 7           LB 0  LB 7                       LB 0  LB 7                       LB 0   LB 7

      LB 1                    LB 6           LB 1  LB 6                       LB 1  LB 6                       LB 1   LB 6

      LB 2 PIM LB 5                 Channel  LB 2 PIM LB 5 Channel            LB 2 PIM LB 5 Channel            LB 2 PIM LB 5 Channel
                                      RAM                                RAM                              RAM                              RAM

tMCS  LB 3                    LB 4           LB 3  LB 4                       LB 3  LB 4                       LB 3   LB 4

      Cluster Cluster                        Cluster Cluster                  Cluster Cluster                   8 Kb   8 Kb
                                             RAM   RAM                        RAM   RAM                        SRAM   SRAM
      RAM                     RAM

      GCLK[3:0]                                                4                    4                                 4                         tSCS2
                            4

      LB 0                    LB 7           LB 0  LB 7                       LB 0  LB 7                       LB 0   LB 7

      LB 1                    LB 6           LB 1  LB 6                       LB 1  LB 6                       LB 1   LB 6

      LB 2 PIM LB 5                 Channel  LB 2 PIM LB 5 Channel            LB 2 PIM LB 5 Channel            LB 2 PIM LB 5 Channel
                                      RAM                               RAM                               RAM                              RAM

tPD   LB 3                    LB 4           LB 3  LB 4                       LB 3  LB 4                       LB 3   LB 4

      Cluster Cluster                        Cluster Cluster                  Cluster Cluster                  Cluster Cluster
                                                                              RAM   RAM
      RAM                     RAM            RAM   RAM                                                         RAM    RAM

      GCLK[3:0]                                                4                    4                                 4
                            4

      LB 0                    LB 7           LB 0  LB 7                       LB 0  LB 7                       LB 0   LB 7

      LB 1                    LB 6           LB 1  LB 6                       LB 1  LB 6                       LB 1   LB 6

      LB 2 PIM LB 5 Channel                  LB 2 PIM LB 5 Channel            LB 2 PIM LB 5 Channel            LB 2 PIM LB 5 Channel
                                  RAM                                    RAM                              RAM                              RAM

      LB 3                    LB 4           LB 3  LB 4                       LB 3  LB 4                       LB 3   LB 4

      Cluster Cluster                        Cluster Cluster                  Cluster Cluster                  Cluster Cluster
                                             RAM   RAM                        RAM   RAM
      RAM                     RAM                                                                              RAM    RAM

      tMCCO

                              Figure 10. Timing Model for 39K100 Device

IEEE 1149.1-compliant JTAG Operation                              The Delta39K family implements ISR by providing a JTAG
                                                                  compliant interface for on-board programming, robust routing
The Delta39K family has an IEEE 1149.1 JTAG interface for         resources for pinout flexibility, and a simple timing model for
both Boundary Scan and ISR operations.                            consistent system performance.

Four dedicated pins are reserved on each device for use by        Configuration
the Test Access Port (TAP).
                                                                  Each device of the Delta39K family is available in a volatile and
Boundary Scan                                                     a Self-Boot package. Cypress's CPLD boot EEPROM is used
                                                                  to store configuration data for the volatile solution and an
The Delta39K family supports Bypass, Sample/Preload,              embedded on-chip FLASH memory device is used for the Self-
Extest, Intest, Idcode and Usercode boundary scan instruc-        Boot solution.
tions. The JTAG interface is shown in Figure 11.
                                                                  For volatile Delta39K packages, programming is defined as
In-System Reprogramming (ISR)                                     the loading of a user's design into the external CPLD boot
                                                                  EEPROM. For Self-Boot Delta39K packages, programming is
In-System Reprogramming is the combination of the capability      defined as the loading of a user's design into the on-chip
to program or reprogram a device on-board, and the ability to     FLASH internal to the Delta39K package. Configuration is
support design changes without changing the system timing         defined as the loading of a user's design into the Delta39K die.
or device pinout. This combination means design changes
during debug or field upgrades do not cause board respins.

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                                                                          Delta39KTM ISRTM
                                                                                CPLD Family

                          Instruction Register                            Delta39K devices to complete the desired reconfiguration or
TDI                                                                       diagnostic operations. Contact your local sales office for infor-
                                                                          mation on the availability of this option.
                                                                     TDO
                                                                          Programming
TMS   JTAG        Bypass Reg.
      TAP         Boundary Scan                                           The on-chip FLASH device of the Delta39K Self-Boot package
                                                                          is programmed by issuing the appropriate IEEE STD 1149.1
      CONTROLLER   idcode                                                 JTAG instruction to the internal FLASH memory via the JTAG
                   Usercode                                               interface. This can be done automatically using ISR/STAPL
TCLK               ISR Prog.                                              software. The configuration bits are sent from a PC through
                                                                          the JTAG port into the Delta39K via the C3ISR programming
                                      Data Registers                      cable. The data is then internally passed from Delta39K to the
                                                                          on-chip FLASH. For more information on how to program the
                      Figure 11. JTAG Interface                           Delta39K through ISR/STAPL, please refer to the ISR/STAPL
                                                                          User Guide.
Configuration can begin in two ways. It can be initiated by
toggling the Reconfig pin from LOW to HIGH, or by issuing the             The external CPLD boot EEPROM used to store configuration
appropriate IEEE STD 1149.1 JTAG instruction to the                       data for the Delta39K volatile package is programmed through
Delta39K device via the JTAG interface. There are two IEEE                Cypress's CYDH2200E CPLD Boot PROM Programming Kit
STD 1149.1 JTAG instructions that initiate configuration of the           via a two-wire interface. For more information on how to
Delta39K. The Self Config instruction causes the Delta39K to              program the CPLD boot EEPROM, please refer to the data
(re)configure with data stored in the serial boot PROM or the             sheet titled "CYDH2200E CPLD Boot PROM Programming
embedded FLASH memory. The Load Config instruction                        Kit." For more information on the architecture and timing speci-
causes the Delta39K to (re)configure according to data                    fication of the boot EEPROM, refer to the data sheet titled
provided by other sources such as a PC, automatic test                    "512K/1Mb CPLD Boot EEPROM" or "2-Mbit CPLD Boot
equipment (ATE), or an embedded micro-controller/processor                EEPROM."
via the JTAG interface. For more information on configuring
Delta39K devices, refer to the application note titled "Config-           Third-Party Programmers
uring Delta39K/Quantum38K" at http://www.cypress.com.
                                                                          Cypress support is available on a wide variety of third-party
There are two configuration options available for issuing the             programmers. All major programmers (including BP Micro,
IEEE STD 1149.1 JTAG instructions to the Delta39K. The first              System General, Hi-Lo) support the Delta39K family.
method is to use a PC with the C3ISR programming cable and
software. With this method, the ISR pins of the Delta39K                  Development Software Support
devices in the system are routed to a connector at the edge of
the printed circuit board. The C3ISR programming cable is                 Warp
then connected between the PC and this connector. A simple
configuration file instructs the ISR software of the                      Warp is a state-of-the-art design environment for designing
programming operations to be performed on the Delta39K                    with Cypress programmable logic. Warp utilizes a subset of
devices in the system. The ISR software then automatically                IEEE 1076/1164 VHDL and IEEE 1364 as the Hardware
completes all of the necessary data manipulations required to             Description Language (HDL) for design entry. Warp accepts
accomplish configuration, reading, verifying, and other ISR               VHDL or Verilog input, synthesizes and optimizes the entered
functions. For more information on the Cypress ISR interface,             design, and outputs a configuration bitstream for the desired
see the ISR Programming Kit data sheet (CY3900i).                         Delta39K device. For simulation, Warp provides a graphical
                                                                          waveform simulator as well as VHDL and Verilog Timing
The second configuration option for the Delta39K is to utilize            Models.
the embedded controller or processor that already exists in the
system. The Delta39K ISR software assists in this method by               VHDL and Verilog are open, powerful, non-proprietary
converting the device HEX file into the ISR serial stream that            Hardware Description Languages (HDLs) that are standards
contains the ISR instruction information and the addresses                for behavioral design entry and simulation. HDL allows
and data of locations to be configured. The embedded                      designers to learn a single language that is useful for all facets
controller then simply directs this ISR stream to the chain of            of the design process.

                                                                          Third-Party Software

                                                                          Cypress products are supported in a number of third-party
                                                                          design entry and simulation tools. Refer to the third-party
                                                                          software data sheet or contact your local sales office for a list
                                                                          of currently supported third party vendors.

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                                                                                                             Delta39KTM ISRTM
                                                                                                                   CPLD Family

Maximum Ratings                                                               Junction Temperature...................................................135�C

(Above which the useful life may be impaired. For user guide-                 VCC to Ground Potential...................................�0.5V to 4.6V
lines, not tested.)                                                           VCCIO to Ground Potential................................�0.5V to 4.6V
Storage Temperature                                                           DC Voltage Applied to Outputs
(39K200, 208 EQFP) ................................. �45�C to +125�C          in High-Z state ..................................................�0.5V to 4.5V
Storage Temperature
(all other densities and packages) .............. �65�C to +150�C             DC Input voltage...............................................�0.5V to 4.5V
Soldering Temperature................................................. 220�C  DC Current into Outputs ........................................ � 20 mA[6]
Ambient Temperature with
Power Applied............................................... �40�C to +85�C   Static Discharge Voltage
                                                                              (per JEDEC EIA./JESD22�A114A)............................ >2001V
Operating Range
                                                                              Latch-up Current ..................................................... >200 mA

    Range     Ambient              Junction         Output                         VCCIO            VCC       VCCJTAG/
Commercial  Temperature         Temperature       Condition                    3.3V � 0.3V                    VCCCNFG VCCPLL VCCPRG
                                0�C to +85�C                                                  3.3V � 0.3V or
            0�C to +70�C                             3.3V                      2.5V � 0.2V     2.5V � 0.2V    Same as Same as 3.3V �
                              �40�C to +100�C        2.5V
                                                     1.8V                     1.8V � 0.15V        (39KV)      VCCIO         VCC   0.3V
                                                     1.5V                     1.5V � 0.1V[5]
                                                     3.3V
Industrial �40�C to +85�C                            2.5V                     3.3V � 0.3V
                                                     1.8V
                                                     1.5V                     2.5V � 0.2V

                                                                              1.8V � 0.15V
                                                                              1.5V � 0.1V[5]

DC Characteristics

Parameter           Description                       Test                    VCCIO = 3.3V VCCIO = 2.5V VCCIO = 1.8V              Unit
                                                  Conditions                  Min. Max. Min. Max. Min. Max.                        V

VDRINT      Data Retention VCC Voltage                                        1.5                       1.5            1.5
            (config data may be lost below this)

VDRIO       Data Retention VCCIO Voltage                                      1.2                       1.2            1.2        V
IIX[7]      (config data may be lost below this)
IOZ
IOS[8]      Input Leakage Current                 GND  VI  3.6V               �10 10 �10 10 �10                             10    �A

IBHL        Output Leakage Current                GND  VO                     �10 10 �10 10 �10                             10    �A
                                                  VCCIO
IBHH
            Output Short Circuit Current          VCCIO = Max.                             �160              �160           �160  �A
IBHLO                                             VOUT = 0.5V
IBHHO
ICC0        Input Bus Hold LOW Sustaining Current VCC = Min.                  +40                       +30            +25        �A
                                                                  VPIN = VIL

            Input Bus Hold HIGH Sustaining Current VCC = Min.                 �40                       �30            �25        �A
                                                                  VPIN = VIH

            Input Bus Hold LOW Overdrive Current VCC = Max.                                +250              +200           +150  �A

            Input Bus Hold HIGH Overdrive Current VCC = Max.                               �250              �200           �150  �A

            Standby Current                                                                All bins          All bins       �125 bin �83 bin �A
                                                                                                                               3 12
                                                  39K30                                      20                20              3 12
                                                                                             20                20              5 20
                                                  39K50                                      30                30             10 40
                                                                                             60                60             10 40
                                                  39K100                                     60                60

                                                  39K165

                                                  39K200

Note:

6. DC current into outputs is 36 mA with HSTL III, 48 mA with HSTL IV, and 36 mA with GTL+ (with 25W pull-up resistor and VTT = 1.5).
7. Input Leakage current is �10�A for all the pins on all the Delta39K package except the following pins in Delta39K100 packages: The input leakage current spec

       for these pins in �200�A

                                                                                                    Delta39K100

                                    Package                                                   Pins

                                    388-BGA                                                   B4, C2

                                    484-FBGA                                                  B8, G9

                                    676-FBGA                                                  F11, J11

8. Not more than one output should be tested at a time. Duration of the short circuit should not exceed 1 second. VOUT = 0.5V has been chosen to avoid test
      problems caused by tester-ground degradation. Tested initially and after any design or process changes that may affect these parameters.

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                                                                                           Delta39KTM ISRTM
                                                                                                 CPLD Family

Capacitance

Parameter                         Description                          Test Conditions           Min. Max.    Unit

CI/O                Input/Output Capacitance             Vin = VCCIO @ f = 1 MHz 25�C               10                 pF
CCLK                                                     Vin = VCCIO @ f = 1 MHz 25�C
CPCI                Clock Signal Capacitance             Vin = VCCIO @ f = 1 MHz 25�C            5  12                 pF
                    PCI-compliant[9] Capacitance
                                                                                                    8                  pF

DC Characteristics (I/O)[10]

                                  VOH (V)                        VOL (V)                VIH (V)               VIL (V)

                      VREF VCCIO  @ IOH =   VOH (min.)                   VOL   Min.            Max. Min.      Max.
I/O Standards (V) (V)              �2 mA         2.4     @ IOL = (max.)        2.0V                           0.8V
                                   �4 mA         2.4                           2.0V        VCCIO + 0.3 �0.3V  0.8V
LVTTL �2 mA N/A 3.3                �6 mA         2.4     2 mA             0.4  2.0V        VCCIO + 0.3 �0.3V  0.8V
                                   �8 mA         2.4                           2.0V        VCCIO + 0.3 �0.3V  0.8V
LVTTL �4 mA         3.3           �12 mA         2.4     4 mA             0.4  2.0V        VCCIO + 0.3 �0.3V  0.8V
                                  �16 mA         2.4                           2.0V        VCCIO + 0.3 �0.3V  0.8V
LVTTL �6 mA         3.3           �24 mA         2.4     6 mA             0.4  2.0V        VCCIO + 0.3 �0.3V  0.8V
                                  �0.1 mA                                      2.0V        VCCIO + 0.3 �0.3V  0.8V
LVTTL �8 mA         3.3           �0.1 mA  VCCIO � 0.2V  8 mA             0.4  2.0V        VCCIO + 0.3 �0.3V  0.8V
                                  �0.1 mA  VCCIO � 0.2V                        1.7V        VCCIO + 0.3 �0.3V  0.7V
LVTTL �12 mA        3.3           �1.0 mA                12 mA            0.4              VCCIO + 0.3 �0.3V
                                                 2.1
LVTTL �16 mA        3.3                          2.0     16 mA            0.4

LVTTL �24 mA        3.3                                  24 mA            0.4

LVCMOS              3.3                                  0.1 mA 0.2

LVCMOS3             3.0                                  0.1 mA 0.2

                    2.5                                  0.1 mA 0.2

LVCMOS2                                                  1.0 mA 0.4

                                  �2.0 mA      1.7       2.0 mA 0.7

LVCMOS18            1.8 �2 mA VCCIO � 0.45V 2.0 mA 0.45 0.65VCCIO VCCIO + 0.3 �0.3V 0.35VCCIO
3.3V PCI
    GTL+            3.3 �0.5 mA            0.9VCCIO      1.5 mA 0.1VCCIO 0.5VCCIO VCCIO + 0.5 �0.5V 0.3VCCIO
  SSTL3 I
  SSTL3 II    1.0   [11]                                 36 mA[12] 0.6         VREF + 0.2                     VREF � 0.2
  SSTL2 I     1.5
  SSTL2 II    1.5   3.3 �8 mA VCCIO � 1.1V 8 mA                           0.7 VREF + 0.2 VCCIO + 0.3 �0.3V VREF � 0.2
   HSTL I     1.25
  HSTL II     1.25  3.3 �16 mA VCCIO � 0.9V 16 mA                         0.5 VREF + 0.2 VCCIO + 0.3 �0.3V VREF � 0.2
  HSTL III    0.75
  HSTL IV     0.75  2.5 �7.6 mA VCCIO � 0.62V 7.6 mA 0.54 VREF + 0.18 VCCIO + 0.3 �0.3V VREF � 0.18
              0.9
              0.9   2.5 �15.2 mA VCCIO � 0.43V 15.2 mA 0.35 VREF + 0.18 VCCIO + 0.3 �0.3V VREF � 0.18

                    1.5 �8 mA VCCIO � 0.4V 8 mA                           0.4 VREF + 0.1 VCCIO + 0.3 �0.3V VREF � 0.1

                    1.5 �16 mA VCCIO � 0.4V 16 mA                         0.4 VREF + 0.1 VCCIO + 0.3 �0.3V VREF � 0.1

                    1.5 �8 mA VCCIO � 0.4V 24 mA                          0.4 VREF + 0.1 VCCIO + 0.3 �0.3V VREF � 0.1

                    1.5 �8 mA VCCIO � 0.4V 48 mA                          0.4 VREF + 0.1 VCCIO + 0.3 �0.3V VREF � 0.1

Configuration Parameters

Parameter                                              Description                                  Min.      Unit
tRECONFIG                         Reconfig pin LOW time before it goes HIGH
                                                                                                    200       ns

Power-up Sequence Requirements                                   � VCC pins can be powered up in any order. This includes
                                                                   VCC, VCCIO, VCCJTAG, VCCCNFG, VCCPLL and VCCPRG.
� Upon power-up, all the outputs remain three-stated until all
    the VCC pins have powered-up to the nominal voltage and      � All VCCIOs on a bank should be tied to the same potential
    the part has completed configuration.                          and powered up together.

� The part will not start configuration until VCC, VCCIO,       � All VCCIOs (even the unused banks) need to be powered up
    VCCJTAG, VCCCNFG, VCCPLL and VCCPRG have reached               to at least 1.5V before configuration has completed.
    nominal voltage.
                                                                 � Maximum ramp time for all VCCs should be 0V to nominal
                                                                   voltage in 100 ms.

Notes:

9. PCI spec (rev 2.2) requires the IDSEL pin to have capacitance less than or equal to 8 pF. Delta39K Pin Tables starting from page 45, identify all the I/O pins in
       a given package, which can be used as IDSEL in a PCI design. All other I/O pins meet the PCI requirement of capacitance less than or equal to 10 pf.

10. The number of I/Os which can be used in each I/O bank depends on the type of I/O standards and the number of VCCIO and GND pins being used. Please refer
       to the application note titled "Delta39K and Quantum38K I/O Standards and Configurations" for details.

       � The source current limit per I/O bank per Vccio pin is 165 mA.

       � The sink current limit per I/O bank per GND pin is 230 mA.
11. See "Power-up Sequence Requirements" below for VCCIO requirement.
12. 25W resistor terminated to termination voltage of 1.5V.

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                                                                                                     CPLD Family

Switching Characteristics -- Parameter Descriptions Over the Operating Range[13]

Parameter                                                    Description

Combinatorial Mode Parameters

tPD        Delay from any pin input, through any cluster on the channel associated with that pin input, to any pin output on the
           horizontal or vertical channel associated with that cluster

tEA        Global control to output enable

tER        Global control to output disable

tPRR       Asynchronous macrocell RESET or PRESET recovery time from any pin input on the horizontal or vertical channel
           associated with the cluster the macrocell is in

tPRO       Asynchronous macrocell RESET or PRESET from any pin input on the horizontal or vertical channel associated
           with the cluster that the macrocell is in to any pin output on those same channels

tPRW       Asynchronous macrocell RESET or PRESET minimum pulse width, from any pin input to a macrocell in the farthest
           cluster on the horizontal or vertical channel the pin is associated with

Synchronous Clocking Parameters

tMCS       Set-up time of any input pin to a macrocell in any cluster on the channel associated with that input pin, relative to a
           global clock

tMCH       Hold time of any input pin to a macrocell in any cluster on the channel associated with that input pin, relative to a
           global clock

tMCCO      Global clock to output of any macrocell to any output pin on the horizontal or vertical channel associated with the
           cluster that macrocell is in

tIOS       Set-up time of any input pin to the I/O cell register associated with that pin, relative to a global clock
tIOH       Hold time of any input pin to the I/O cell register associated with that pin, relative to a global clock
tIOCO      Clock to output of an I/O cell register to the output pin associated with that register
tSCS       Macrocell clock to macrocell clock through array logic within the same cluster
tSCS2      Macrocell clock to macrocell clock through array logic in different clusters on the same channel
tICS       I/O register clock to any macrocell clock in a cluster on the channel the I/O register is associated with
           Macrocell clock to any I/O register clock on the horizontal or vertical channel associated with the cluster that the
tOCS       macrocell is in

tCHZ       Clock to output disable (high-impedance)
tCLZ
fMAX       Clock to output enable (low-impedance)

fMAX2      Maximum frequency with internal feedback--within the same cluster

           Maximum frequency with internal feedback--within different clusters at the opposite ends of a horizontal or vertical
           channel

Product Term Clock

tMCSPT     Set-up time for macrocell used as input register, from input to product term clock

tMCHPT     Hold time of macrocell used as an input register

tMCCOPT Product term clock to output delay from input pin

tSCS2PT Register to register delay through array logic in different clusters on the same channel using a product term clock

Channel Interconnect Parameters

tCHSW      Adder for a signal to switch from a horizontal to vertical channel and vice-versa

tCL2CL     Cluster-to-cluster delay adder (through channels and channel PIM)

Miscellaneous Delays

tCPLD      Delay from the input of a cluster PIM, through a macrocell in the cluster, back to a cluster PIM input. This parameter
           can be added to the tPD and tSCS parameters for each extra pass through the AND/OR array required by a given
           signal path

tMCCD      Adder for carry chain logic per macrocell

tIOD       Delay from the input of the output buffer to the I/O pin

tIOIN      Delay from the I/O pin to the input of the channel buffer

Note:
13. Add tCHSW to signals making a horizontal to vertical channel switch or vice-versa.

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                                                                                       CPLD Family

Switching Characteristics -- Parameter Descriptions Over the Operating Range[13] (continued)

Parameter                                                  Description

tCKIN      Delay from the clock pin to the input of the clock driver

tIOREGPIN Delay from the I/O pin to the input of the I/O register

PLL Parameters

tMCCJ      Maximum cycle to cycle jitter time

tDWSA      PLL zero phase delay with clock tree deskewed

tDWOSA PLL zero phase delay without clock tree deskewed

tLOCK      Lock time for the PLL

tINDUTY    Input duty cycle

fPLLI      Input frequency of the PLL

fPLLO      Output frequency of the PLL

fPLLVCO PLL VCO frequency of operation

PSAPLLI Percentage modulation allowed (spread awareness) on the PLL input clock

fMPLLI     Frequency of modulation allowed on PLL input clock. This specifies how fast the fPLLI sweeps between fPLLI*
           (1�PSAPLLI/100) and fPLLI* (1+ PSAPLLI/100)

JTAG Parameters

tJCKH      TCLK HIGH time
tJCKL      TCLK LOW time
tJCP       TCLK clock period
tJSU       JTAG port set-up time (TDI/TMS inputs)
tJH        JTAG port hold time (TDI/TMS inputs)
tJCO       JTAG port clock to output time (TDO)
tJXZ       JTAG port valid output to high impedance (TDO)
tJZX       JTAG port high impedance to valid output (TDO)

Cluster Memory Timing Parameter Descriptions Over the Operating Range

Parameter                                                          Description

Asynchronous Mode Parameters

tCLMAA           Cluster memory access time. Delay from address change to Read data out

tCLMPWE          Write Enable pulse width

tCLMSA           Address set-up to the beginning of Write Enable with both signals from the same I/O block

tCLMHA           Address hold after the end of Write Enable with both signals from the same I/O block

tCLMSD           Data set-up to the end of Write Enable

tCLMHD           Data hold after the end of Write Enable

Synchronous Mode Parameters

tCLMCYC1         Clock cycle time for flow through Read and Write operations (from macrocell register through cluster memory
                 back to a macrocell register in the same cluster)

tCLMCYC2         Clock cycle time for pipelined Read and Write operations (from cluster memory input register through the
                 memory to cluster memory output register)

tCLMS            Address, data, and WE set-up time of pin inputs, relative to a global clock
tCLMH            Address, data, and WE hold time of pin inputs, relative to a global clock
tCLMDV1          Global clock to data valid on output pins for flow through data
tCLMDV2          Global clock to data valid on output pins for pipelined data
tCLMMACS1        Cluster memory input clock to macrocell clock in the same cluster
tCLMMACS2        Cluster memory output clock to macrocell clock in the same cluster
tMACCLMS1        Macrocell clock to cluster memory input clock in the same cluster

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                                                                                            CPLD Family

Cluster Memory Timing Parameter Descriptions Over the Operating Range (continued)

Parameter                                           Description

tMACCLMS2  Macrocell clock to cluster memory output clock in the same cluster

Internal Parameters

tCLMCLAA   Asynchronous cluster memory access time from input of cluster memory to output of cluster memory

Channel Memory Timing Parameter Descriptions Over the Operating Range

Parameter                                           Description

Dual Port Asynchronous Mode Parameters

tCHMAA     Channel memory access time. Delay from address change to Read data out

tCHMPWE    Write enable pulse width

tCHMSA     Address set-up to the beginning of Write enable with both signals from the same I/O block

tCHMHA     Address hold after the end of Write enable with both signals from the same I/O block

tCHMSD     Data set-up to the end of Write enable

tCHMHD     Data hold after the end of Write enable

tCHMBA     Channel memory asynchronous dual port address match (busy access time)

Dual Port Synchronous Mode Parameters

tCHMCYC1   Clock cycle time for flow through Read and Write operations (from macrocell register through channel
           memory back to a macrocell register in the same cluster)

tCHMCYC2   Clock cycle time for pipelined Read and Write operations (from channel memory input register through the
           memory to channel memory output register)

tCHMS      Address, data, and WE set-up time of pin inputs, relative to a global clock

tCHMH      Address, data, and WE hold time of pin inputs, relative to a global clock

tCHMDV1    Global clock to data valid on output pins for flow through data

tCHMDV2    Global clock to data valid on output pins for pipelined data.

tCHMBDV    Channel memory synchronous dual-port address match (busy, clock to data valid)

tCHMMACS1  Channel memory input clock to macrocell clock in the same cluster

tCHMMACS2  Channel memory output clock to macrocell clock in the same cluster

tMACCHMS1  Macrocell clock to channel memory input clock in the same cluster

tMACCHMS2  Macrocell clock to channel memory output clock in the same cluster

Synchronous FIFO Data Parameters

tCHMCLK    Read and Write minimum clock cycle time

tCHMFS     Data, Read enable, and Write enable set-up time relative to pin inputs

tCHMFH     Data, Read enable, and Write enable hold time relative to pin inputs

tCHMFRDV   Data access time to output pins from rising edge of Read clock (Read clock to data valid)

tCHMMACS   Channel memory FIFO Read clock to macrocell clock for Read data

tMACCHMS   Macrocell clock to channel memory FIFO Write clock for Write data

Synchronous FIFO Flag Parameters

tCHMFO     Read or Write clock to respective flag output at output pins
tCHMMACF   Read or Write clock to macrocell clock with FIFO flag
tCHMFRS    Master Reset Pulse Width
tCHMFRSR   Master Reset Recovery Time
tCHMFRSF   Master Reset to Flag and Data Output Time
tCHMSKEW1  Read/Write Clock Skew Time for Full Flag
tCHMSKEW2  Read/Write Clock Skew Time for Empty Flag
tCHMSKEW3  Read/Write Clock Skew Time for Boundary Flags

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Channel Memory Timing Parameter Descriptions Over the Operating Range (continued)

      Parameter                                              Description

Internal Parameters

tCHMCHAA         Asynchronous channel memory access time from input of channel memory to output of channel memory

Switching Characteristics -- Parameter Values Over the Operating Range

                        233                200              181                125                 83
                                                      Min. Max.         Min. Max.          Min. Max.
     Parameter   Min. Max. Min. Max.                                                                          Unit
                                                                                       10                15
Combinatorial Mode Parameters                                                         9.0                10    ns
                                                                                      9.0                10    ns
tPD                           7.2               7.5                8.5   8.0                10                 ns
                                                                   5.6   13                 15                 ns
tEA                           4.5               5.0                5.3   6.0                7.0                ns
                                                      6.0                                                      ns
tER                           4.5               5.0   10.5               5.0                6.7
                                                      4.0                 0                  0                 ns
tPRR             6.0                6.0                                                                        ns
                                                                                       10                12    ns
tPRO             9.5                10                                   2.0                2.5                ns
                                                                         2.0                2.5                ns
tPRW             3.3                3.6                                                                        ns
                                                                                      7.0                8.0   ns
Synchronous Clocking Parameters                                          6.4                9.6                ns
                                                                         8.0                12                 ns
tMCS             2.7                3.0               3.5                8.0                12                 ns
                                                       0                 8.0                12                 ns
tMCH                 0              0                                                                          ns
                                                                  7.0                 6.0                7.0  MHz
tMCCO                         5.8               6.0   1.2                1.5                1.5               MHz
                                                      1.2
tIOS             1.0                1.0                                               156               104    ns
                                                                  4.5                 125                83    ns
tIOH             0.9                1.0               3.6                                                      ns
                                                      5.5                5.0                6.0                ns
tIOCO                         3.8               4.0   5.5                2.0                2.5
                                                      5.5                                                      ns
tSCS             3.4                3.5                                              11.0               15.0   ns
                                                                  3.8   10.0               15.0
tSCS2            4.3                4.5               1.5                                                      ns
                                                                                      1.7                2.0   ns
tICS             4.5                5.0                           278                 2.8                3.0
                                                                  181                                          ps
tOCS             4.5                5.0                                               4.0                5.0   ns
                                                                                     0.35               0.38   ps
tCHZ                          3.5               3.5                                                            ms
                                                                        �180 180           �200 200
tCLZ             1.5                1.5                                 �2.0 �1.5          �2.9 �2.4
                                                                        �180 180           �200 200
fMAX                          294               286
                                                                                      250               250
fMAX2                         233               222

Product Term Clocking Parameters

tMCSPT           2.7                3.0               3.3
                                                      1.4
tMCHPT           0.9                1.0
                                                                  8.8
tMCCOPT                       7.5               8.0   7.2

tSCS2PT          6.0                6.5

Channel Interconnect Parameters

tCHSW                         0.9               1.0          1.2
                                                             2.3
tCL2CL                        1.8               2.0

Miscellaneous Parameters

tCPLD                         2.8               3.0          3.3
tMCCD                         0.22              0.25         0.28
PLL Parameters

tMCCJ            �150      150      �150    150       �150    150
tDWSA            �1.35    �0.85     �1.35  �0.85      �1.35  �0.85
tDWOSA           �150      150      �150    150       �150    150
tLOCK                      250              250               250

Document #: 38-03039 Rev. *H                                                               Page 21 of 86
                                                                                                    Delta39KTM ISRTM
                                                                                                          CPLD Family

Switching Characteristics -- Parameter Values Over the Operating Range (continued)

                      233                    200                       181               125                  83

    Parameter    Min. Max.              Min. Max.       Min. Max.                  Min. Max.             Min. Max.                                Unit
                                                                                                                                                   %
tINDUTY          40           60        40         60              40       60     40         60         40                                   60
fPLLO[14]                                                                                                                                         MHz
fPLLI[14]        6.2          266       6.2        266  6.2                 266    6.2        200        6.2                               200    MHz
fPLLVCO                                                                                                                                           MHz
PSAPLLI          12.5 133               12.5 133        12.5 133                   12.5       100        12.5 100
fMPLLI                                                                                                                                             %
JTAG Parameters  100          266       100 266         100 266                    100        266        100                               266    KHz

tJCKH            �0.3 +0.3              �0.3 +0.3       �0.3 +0.3                  �0.3 +0.3             �0.3 +0.3                                 ns
tJCKL                                                                                                                                              ns
tJCP                          50                   50                       50                50                                              50   ns
tJSU                                                                                                                                               ns
tJH              25                     25                         25              25                    25                                        ns
tJCO             25                     25                         25              25                    25                                        ns
tJXZ             50                     50                         50              50                    50                                        ns
tJZX             10                     10                         10              10                    10                                        ns
                 10                     10                         10              10                    10

                              20                    20                         20               20                    20
                              20                    20                         20               20                    20
                              20                    20                         20               20                    20

Input and Output Standard Timing Delay
Adjustments

All the timing specifications in this data sheet are specified
based on LVCMOS compliant inputs and outputs (fast slew
rates).[15] Apply following adjustments if the inputs and outputs
are configured to operate at other standards.

                                        Output Delay Adjustments

                            Fast Slew Rate                           Slow Slew Rate                 Input Delay Adjustments
                                                        (additional delay to fast slew rate)

I/O Standard          tIOD         tEA       tER        tIODSLOW       tEASLOW tERSLOW tIOIN                  tCKIN                               tIOREGPIN
LVTTL � 2 mA                                    0            2.6                                                   0                                   0
                      2.75         0                                        2.0          2.0        0

LVTTL � 4 mA          1.8          0         0          2.5                 2.0          2.0        0                                      0      0

LVTTL � 6 mA          1.8          0         0          2.5                 2.0          2.0        0                                      0      0

LVTTL � 8 mA          1.2          0         0          2.4                 2.0          2.0        0                                      0      0

LVTTL � 12 mA         0.6          0         0          2.3                 2.0          2.0        0                                      0      0

LVTTL � 16 mA         0.16         0         0          2.0                 2.0          2.0        0                                      0      0

LVTTL � 24 mA         0            0         0          1.6                 2.0          2.0        0                                      0      0

LVCMOS                0            0         0          2.0                 2.0          2.0        0                                      0      0

LVCMOS3               0.14 0.05              0          2.0                 2.0          2.0        0.1       0.1                                 0.2

LVCMOS2               0.41         0.1       0          2.0                 2.0          2.0        0.2       0.2                                 0.4

LVCMOS18              1.6          0.7       0.1        2.1                 2.0          2.0        0.5       0.4                                 0.3

3.3V PCI              �0.14        0         0          2.0                 2.0          2.0        0                                      0      0
  GTL+
                      0.02[16] 0.6[16] 0.9[16]          2.0                 2.0          2.0        0.5       0.4                                 0.2

SSTL3 I               �0.15 0.3              0.1        2.0                 2.0          2.0        0.5       0.3                                 0.3

SSTL3 II              �0.4         0.2       0          2.0                 2.0          2.0        0.5       0.3                                 0.3

Notes:

14. Refer to page 11 and the application note titled "Delta39K PLL and Clock Tree" for details on the PLL operation.
15. For "slow slew rate" output delay adjustments, refer to Warp software's static timing analyzer results.
16. These delays are based on falling edge output. The rising edge delay depends on the size of pull-up resistor and termination voltage.

Document #: 38-03039 Rev. *H                                                                                                                  Page 22 of 86
                                                                                          Delta39KTM ISRTM
                                                                                                CPLD Family

                                          Output Delay Adjustments

                               Fast Slew Rate                    Slow Slew Rate                    Input Delay Adjustments
                                                    (additional delay to fast slew rate)

I/O Standard            tIOD         tEA  tER                tIODSLOW  tEASLOW tERSLOW tIOIN            tCKIN               tIOREGPIN
   SSTL2 I                                                        2.0                                      0.5                 0.6
   SSTL2 II               �0.02 0.4            0                       2.0      2.0                0.9
    HSTL I
   HSTL II                �0.22 0.2            0             2.0       2.0      2.0                0.9  0.5                 0.6
   HSTL III
   HSTL IV                0.94       0.9       0.5           2.0       2.0      2.0                0.5  0.5                 0.3

                          0.79       0.8       0.5           2.0       2.0      2.0                0.5  0.5                 0.3

                          0.77       0.5       0.1           2.0       2.0      2.0                0.5  0.5                 0.3

                          0.44       0.6       0             2.0       2.0      2.0                0.5  0.5                 0.3

Cluster Memory Timing Parameter Values Over the Operating Range

                          233                   200                181                125                       83
                                          Min. Max.          Min. Max.          Min. Max.               Min. Max.
Parameter     Min. Max.                                                                                                     Unit
                                                        11                 12                 17                      20
Asynchronous Mode Parameters                6                6.5                 10                      12                  ns
                                          2.0                2.2                3.2                     4.0                  ns
tCLMAA                         10.2       1.0                1.1                1.8                     2.0                  ns
                                          6.0                6.5                 10                      12                  ns
tCLMPWE       5.5                         0.5                0.6                0.9                     1.0                  ns
                                                                                                                             ns
tCLMSA        1.8                          10                10.5                15                      20
                                          5.0                5.5                8.0                     10.0                 ns
tCLMHA        0.9                         3.0                3.8                4.0                     5.0                  ns
                                            0                  0                  0                                          ns
tCLMSD        5.5                                                                                         0                  ns
                                                        11                 12                 17                      20     ns
tCLMHD        0.4                                       7.5                8.0                10                      15     ns
                                          8.0                8.5                 12                                          ns
Synchronous Mode Parameters               5.0                5.5                8.0                      15                  ns
                                          4.0                4.4                6.6                      10                  ns
tCLMCYC1      9.5                         6.5                7.0                 10                     8.0                  ns
                                                                                                         12
tCLMCYC2      5.0                           6                6.5                 10                                          ns
                                                                                                         12
tCLMS         2.8                                                                                                           Unit
                                                                                                                 83
tCLMH                0                                                                                   Min. Max.           ns
                                                                                                                             ns
tCLMDV1                         10                                                                                     20    ns
                                                                                                          12                 ns
tCLMDV2                         7.0                                                                       4.0                ns
                                                                                                          2.0                ns
tCLMMACS1     7.7                                                                                         12                 ns
                                                                                                          1.0
tCLMMACS2     4.5
                                                                                                                      16.0
tMACCLMS1     3.6

tMACCLMS2     6.0

Internal Parameters

tCLMCLAA             6

Channel Memory Timing Parameter Values Over the Operating Range

                          233                  200                 181                125
                                                             Min. Max.          Min. Max.
Parameter     Min. Max. Min. Max.
                                                                           12                 17
Dual-Port Asynchronous Mode Parameters                       6.5                 10
                                                             2.2                3.2
tCHMAA                          10                  11       1.1                1.8
tCHMPWE                                                      6.5                 10
tCHMSA               5.5                  6.0                0.6                0.9
tCHMHA
tCHMSD               1.8                  2.0                             10.0               14.0
tCHMHD
tCHMBA               0.9                  1.0

                     5.5                  6.0

                     0.4                  0.5

                                8.5                 9.0

Document #: 38-03039 Rev. *H                                                                                    Page 23 of 86
                                                                                                                        Delta39KTM ISRTM
                                                                                                                              CPLD Family

Channel Memory Timing Parameter Values Over the Operating Range (continued)

Dual-Port Synchronous Mode Parameters

tCHMCYC1              9.5           10         10                                                                 15          20          ns

tCHMCYC2              5.0           5.3        5.4                                                                7.4         10.6        ns

tCHMS                 3.0           3.3        3.9                                                                5.0         6.0         ns

tCHMH                 0             0          0                                                                  0           0           ns

tCHMDV1                       10         11                                                                 12          17          20    ns

tCHMDV2                       7.0        7.5                                                                8.0         10          15    ns

tCHMBDV                       8.5        9.0                                                                10.0        14.0        16.0  ns

tCHMMACS1             8.5           9.0        10.0                                                               14.0        16.0        ns

tCHMMACS2             4.8           5.0        5.5                                                                8.0         10          ns

tMACCHMS1             4.6           5.0        5.4                                                                7.6         9.0         ns

tMACCHMS2             7.3           7.3        7.7                                                                10.0        13.0        ns

Synchronous FIFO Data Parameters

tCHMCLK               4.8           5.0        5.4                                                                7.4         10.6        ns

tCHMFS                3.7           4.0        4.3                                                                6.0         7.0         ns

tCHMFH                0             0          0                                                                  0           0           ns

tCHMFRDV                      6.5        7.0                                                                7.5         10.0        13.0

tCHMMACS              4.6           5.0        5.4                                                                7.4         10.6        ns

tMACCHMS              4.7           5.0        5.4                                                                7.4         10.6        ns

Synchronous FIFO Flag Parameters

tCHMFO                        10.5       11                                                                 11.5        15          20    ns

tCHMMACF              8.5           9          9.5                                                                13          17          ns

tCHMFRS               4.5           5.0        5.5                                                                8.0         10          ns

tCHMFRSR                      3.6        4.0                                                                4.4         6.6         8.0   ns

tCHMFRSF                      9.5        10.0                                                               11.0        15.0        18.0  ns

tCHMSKEW1                     1.8        2.0                                                                2.2         3.2         4.0   ns

tCHMSKEW2                     1.8        2.0                                                                2.2         3.2         4.0   ns

tCHMSKEW3                     4.6        5.0                                                                5.4         7.4         10.6  ns

Internal Parameters

tCHMCHAA              6.5           7.0        7.5                                                                10.0        13.0        ns

Switching Waveforms

Combinatorial Output

           INPUT
                                                                                                       tPD

COMBINATORIAL
              OUTPUT

Document #: 38-03039 Rev. *H                                                                                                        Page 24 of 86
Switching Waveforms (continued)                                             Delta39KTM ISRTM
                                                                                   CPLD Family
Registered Output with Synchronous Clocking (Macrocell)
                                                                          tSCS
INPUT                                                                     tSCS2PT

                                 tMCS                            tMCH

SYNCHRONOUS
             CLOCK

         REGISTERED                                              tMCCO
                OUTPUT
                                 tIOS                            tIOH
Registered Input in I/O Cell                                       tIOCO

                       DATA                              tICS
                     INPUT
                                                         tMCSPT
      INPUT REGISTER
                     CLOCK

          REGISTERED
                  OUTPUT

Clock to Clock

      INPUT REGISTER
                     CLOCK

             MACROCELL
     REGISTER CLOCK

PT Clock to PT Clock

                          DATA
                        INPUT

                  PT CLOCK

Document #: 38-03039 Rev. *H                                              Page 25 of 86
Switching Waveforms (continued)         tPRW      Delta39KTM ISRTM
                                 tPRO                    CPLD Family
Asynchronous Reset/Preset
                                              tPRR
      RESET/PRESET
                      INPUT      tER          tEA

           REGISTERED
                  OUTPUT

                    CLOCK

Output Enable/Disable

GLOBAL CONTROL
                      INPUT

               OUTPUTS

Document #: 38-03039 Rev. *H                       Page 26 of 86
                                                               Delta39KTM ISRTM
                                                                     CPLD Family

Switching Waveforms (continued)

   Cluster Memory Asynchronous Timing

                                        READ          WRITE                  READ

ADDRESS (AT
THE CLUSTER
INPUT)

WRITE ENABLE

INPUT                         tCLMCLAA                tCLMPWE
OUTPUT                                                                                           tCLMCLAA

Cluster Memory Asynchronous Timing 2

                                        READ          WRITE                  READ

ADDRESS (AT THE
I/O PIN)

                                              tCLMSA                 tCLMHA

WRITE ENABLE                                          tCLMPWE
INPUT
OUTPUT                                                       tCLMSD  tCLMHD

                              tCLMAA                                         tCLMAA

Document #: 38-03039 Rev. *H                                                 Page 27 of 86
                                                                                                                  Delta39KTM ISRTM
                                                                                                                        CPLD Family

Switching Waveforms (continued)

  Cluster Memory Synchronous Flow-Through Timing                                                     WRITE                      READ
                                                                                                        tCLMCYC1
                                                                            READ

GLOBAL
CLOCK

                tCLMS         tCLMH

ADDRESS

                                                                                  tCLMS  tCLMH                    tCLMS  tCLMH

WRITE
ENABLE

REGISTERED                    tCLMDV1                                                    tCLMDV1                         tCLMDV1
INPUT

REGISTERED
OUTPUT

Cluster Memory Internal Clocking

MACROCELL                              tCLMMACS1                                  tMACCLMS1
INPUT CLOCK                                 tCLMMACS2                                     tMACCLMS2

CLUSTER MEMORY
INPUT CLOCK

CLUSTER MEMORY
OUTPUT CLOCK

Document #: 38-03039 Rev. *H                                                                                             Page 28 of 86
                                                                        Delta39KTM ISRTM
                                                                              CPLD Family

Switching Waveforms (continued)

     Cluster Memory Output Register Timing (Asynchronous Inputs)

ADDRESS

WRITE
ENABLE

INPUT

                                     tCLMCYC2

GLOBAL CLOCK
(OUTPUT REGISTER)

                                                               tCLMDV2

REGISTERED
OUTPUT

   Cluster Memory Output Register Timing (Synchronous Inputs)

ADDRESS

WRITE
ENABLE

    INPUT                     tCLMS  tCLMCYC2
                                                          tCLMH
GLOBAL CLOCK
(INPUT REGISTER)                                tCLMDV2

GLOBAL CLOCK
  (OUTPUT REGISTER)

REGISTERED
OUTPUT

Document #: 38-03039 Rev. *H                                            Page 29 of 86
                                                                                             Delta39KTM ISRTM
                                                                                                   CPLD Family

Switching Waveforms (continued)

    Channel Memory DP Asynchronous Timing

ADDRESS          An-1                            An                                    An+1             An+2
                                                                                                   tCHMAA
    WRITE                     tCHMSA     tCHMPWE           tCHMHA
  ENABLE
                                           tCHMSD          tCHMHD
       DATA                                            Dn
      INPUT
                 Dn�1                                                          tCHMAA        Dn+1
  OUTPUT                                                   Dn

Channel Memory Internal Clocking

MACROCELL INPUT               tCHMMACS1                            tMACCHMS1
CLOCK                                                                    tMACCHMS2

CHANNEL MEMORY
INPUT CLOCK

                                      tCHMMACS2

CHANNEL MEMORY
OUTPUT CLOCK

Document #: 38-03039 Rev. *H                                                                       Page 30 of 86
                                                                                          Delta39KTM ISRTM
                                                                                                CPLD Family

Switching Waveforms (continued)

Channel Memory Internal Clocking 2

MACROCELL INPUT
CLOCK

                              tCHMMACS

FIFO READ
CLOCK

FIFO WRITE                                                            tMACCHMS
CLOCK                                                                           tCHMMACF

FIFO READ OR
WRITE CLOCK

    Channel Memory DP SRAM Flow-Through R/W Timing

CLOCK

                              tCHMS      tCHMCYC1
                                     tCHMH

ADDRESS          An�1                An            An+1               An+2                An+3

  WRITE
ENABLE

                                                   tCHMS tCHMH

DATA             Dn�1                              Dn+1                                                Dn+3
INPUT                                                 tCHMDV1                             tCHMDV1

                                     tCHMDV1                          tCHMDV1

OUTPUT                 Dn�1                   Dn                Dn+1           Dn+2       Dn+3

Document #: 38-03039 Rev. *H                                                                                 Page 31 of 86
                                                                               Delta39KTM ISRTM
                                                                                     CPLD Family

Switching Waveforms (continued)

    Channel Memory DP SRAM Pipeline R/W Timing

CLOCK

                              tCHMS      tCHMCYC2
                                      tCHMH

ADDRESS    An�1                           An           An+1           An+2           An+3
                              tCHMS tCHMH

  WRITE
ENABLE

                                                  tCHMS tCHMH

DATA       Dn�1                                        Dn+1                                  Dn+3
INPUT                                                    tCHMDV2                     tCHMDV2

                                                                      tCHMDV2

OUTPUT                        Dn�1                                Dn           Dn+1                   Dn+2

Dual-Port Asynchronous Address Match Busy Signal

ADDRESS A  Bn                                 An

ADDRESS B        An�1                              An                                           An+1
                                                                                     tCHMBA
                              tCHMBA

ADDRESS
   MATCH

Document #: 38-03039 Rev. *H                                                                          Page 32 of 86
                                                                     Delta39KTM ISRTM
                                                                           CPLD Family

Switching Waveforms (continued)

   Dual-Port Synchronous Address Match Busy Signal

             CLOCK

ADDRESS A  An�1               An

ADDRESS B  Bn�1                                           An         Bn+1
                              tCHMS
                                                              tCHMS
                                               tCHMBDV
ADDRESS
    MATCH

                                                                     tCHMBDV

Document #: 38-03039 Rev. *H                                                  Page 33 of 86
                                                                Delta39KTM ISRTM
                                                                      CPLD Family

Switching Waveforms (continued)

   Channel Memory Synchronous FIFO Empty/Write Timing

PORT B CLOCK

                                                       tCHMCLK

                              tCHMFS  tCHMFH

WRITE ENABLE

REGISTERED                    Dn+1                              tCHMFO
INPUT                              tCHMSKEW2 tCHMFO

EMPTY FLAG                                                     tCHMFRDV
(Active LOW)

PORT A CLOCK

  READ ENABLE
     RE

REGISTERED
OUTPUT

Document #: 38-03039 Rev. *H                                              Page 34 of 86
                                                                         Delta39KTM ISRTM
                                                                               CPLD Family

Switching Waveforms (continued)

    Channel Memory Synchronous FIFO Full/Read Timing

     PORT A CLOCK                                               tCHMCLK

   READ ENABLE                tCHMFS                  tCHMFH

REGISTERED                                            tCHMFRDV
OUTPUT

FULL FLAG                                            tCHMSKEW1 tCHMFO          tCHMFO
(Active LOW)

PORT B CLOCK

WRITE ENABLE                                                             tCHMS  tCHMH

REGISTERED
INPUT

Document #: 38-03039 Rev. *H                                                            Page 35 of 86
                                                                        Delta39KTM ISRTM
                                                                              CPLD Family

Switching Waveforms (continued)

   Channel Memory Synchronous FIFO Programmable Flag Timing

PORT B CLOCK                                                tCHMCLK

WRITE ENABLE                          tCHMFS tCHMFH
PROGRAMMABLE
ALMOST EMPTY FLAG
(active LOW)

                                      tCHMSKEW3 tCHMFO                          tCHMFO

PORT A CLOCK

                                                                        tCHMFS  tCHMFH

READ ENABLE

PORT B CLOCK

                                                             tCHMCLK

WRITE ENABLE                  tCHMFO                                            tCHMFO
PROGRAMMABLE
ALMOST FULL FLAG                                             tCHMSKEW3
(Active LOW)

  PORT A CLOCK

  READ ENABLE

Document #: 38-03039 Rev. *H                                                            Page 36 of 86
                                                                         Delta39KTM ISRTM
                                                                               CPLD Family

Switching Waveforms (continued)

Channel Memory Synchronous FIFO Master Reset Timing

                                 tCHMFRS

MASTER
RESET INPUT

                                                tCHMFRSR

READ ENABLE /                   tCHMFRSF
WRITE ENABLE                    tCHMFRSF

EMPTY/FULL
PROGRAMMABLE
ALMOST EMPTY
FLAGS

HALF-FULL/
PROGRAMMABLE
ALMOST FULL
FLAGS

                                 tCHMFRSF

REGISTERED
OUTPUT

                             CY 39 100 V 676 - 200 MB C

Cypress Semiconductor ID                                  Operating Conditions

Family Type                                               Commercial     0�C to +70�C
39 = Delta39K Family

                                                          Industrial     --40�C to +85�C

Gate Density           165 = 165k Usable Gates            Package Type
30=30k Usable Gates    200 = 200k Usable Gates            N = Plastic Quad Flat Pack (PQFP)
50=50k Usable Gates                                       NT = Thermally Enhanced Quad Flat Pack (EQFP)
100=100k Usable Gates                                     BG = Ball Grid Array (BGA)
                                                          BB = Fine-pitch Ball Grid Array (FBGA)
Operating Reference Voltage
                                                                1.0-mm Lead Pitch
V = 3.3V or 2.5V Supply Voltage                           MG = Self-Boot Solution -- Ball Grid Array
                                                          MB = Self-Boot Solution -- Fine Pitch Ball Grid Array
Z = 1.8V         Supply Voltage
                                                                1.0-mm Lead Pitch
Pin Count
208 = 208 Leads                                           Speed          125 = 125 MHz
256 = 256 Balls                                           233 = 233 MHz  83 = 83 MHz
388 = 388 Balls                                           200 = 200 MHz
484 = 484 Balls                                           181 = 181 MHz
676 = 676 Balls

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                                                                    Delta39KTM ISRTM
                                                                          CPLD Family

Delta39K Part Numbers (Ordering Information)

Device  Speed  Ordering Code        Package   Package Type                     Self-Boot Operating
39K30   (MHz)                         Name                                     Solution Range

39K50   233 CY39030V208-233NTC      NT208 208-Lead Enhanced Quad Flat Pack        Commercial
39K50
39K100         CY39030V256-233BBC   BB256 256-Lead Fine Pitch Ball Grid Array

               CY39030V256-233MBC   MB256 256-Lead Fine Pitch Ball Grid Array  �

        125 CY39030V208-125NTC      NT208 208-Lead Enhanced Quad Flat Pack

               CY39030V256-125BBC   BB256 256-Lead Fine Pitch Ball Grid Array

               CY39030V256-125MBC   MB256 256-Lead Fine Pitch Ball Grid Array  �

               CY39030V208-125NTI   NT208 208-Lead Enhanced Quad Flat Pack        Industrial

               CY39030V256-125BBI   BB256 256-Lead Fine Pitch Ball Grid Array

        83 CY39030V208-83NTC        NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39030V256-83BBC    BB256 256-Lead Fine Pitch Ball Grid Array

               CY39030V256-83MBC    MB256 256-Lead Fine Pitch Ball Grid Array  �

               CY39030V208-83NTI    NT208 208-Lead Plastic Quad Flat Pack         Industrial

               CY39030V256-83BBI    BB256 256-Lead Fine Pitch Ball Grid Array

        233 CY39050V208-233NTC      NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39050V256-233BBC   BB256 256-Lead Fine Pitch Ball Grid Array

               CY39050V388-233MGC   MG388 388-Lead Ball Grid Array             �

               CY39050V484-233MBC   MB484 484-Lead Fine Pitch Ball Grid Array  �

        125 CY39050V208-125NTC      NT208 208-Lead Enhanced Quad Flat Pack

               CY39050V256-125BBC   BB256 256-Lead Fine Pitch Ball Grid Array

               CY39050V388-125MGC   MG388 388-Lead Pitch Ball Grid Array       �

               CY39050V484-125MBC   MB484 484-Lead Fine Pitch Ball Grid Array  �

        125 CY39050V208-125NTI      NT208 208-Lead Enhanced Quad Flat Pack        Industrial

               CY39050V256-125BBI   BB256 256-Lead Fine Pitch Ball Grid Array

        83 CY39050V208-83NTC        NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39050V256-83BBC    BB256 256-Lead Fine Pitch Ball Grid Array

               CY39050V388-83MGC    MG388 388-Lead Ball Grid Array             �

               CY39050V484-83MBC    MB484 484-Lead Fine Pitch Ball Grid Array  �

               CY39050V208-83NTI    NT208 208-Lead Plastic Quad Flat Pack         Industrial

               CY39050V256-83BBI    BB256 256-Lead Fine Pitch Ball Grid Array

        200 CY39100V208B-200NTC     NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39100V256B-200BBC  BB256 256-Lead Fine Pitch Ball Grid Array

               CY39100V484B-200BBC  BB484 484-Lead Fine Pitch Ball Grid Array

               CY39100V388B-200MGC  MG388 388-Lead Ball Grid Array             �

               CY39100V676B-200MBC  MB676 676-Lead Fine Pitch Ball Grid Array  �

Document #: 38-03039 Rev. *H                                                      Page 38 of 86
                                                                        Delta39KTM ISRTM
                                                                              CPLD Family

Delta39K Part Numbers (Ordering Information) (continued)

Device  Speed  Ordering Code        Package               Package Type         Self-Boot Operating
39K100  (MHz)                         Name                                     Solution Range

39K165  125 CY39100V208B-125NTC     NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39100V256B-125BBC  BB256 256-Lead Fine Pitch Ball Grid Array

               CY39100V484B-125BBC  BB484 484-Lead Fine Pitch Ball Grid Array

               CY39100V388B-125MGC  MG388 388-Lead Ball Grid Array             �

               CY39100V676B-125MBC  MB676 676-Lead Fine Pitch Ball Grid Array  �

               CY39100V208B-125NTI  NT208 208-Lead Enhanced Quad Flat Pack        Industrial

               CY39100V256B-125BBI  BB256 256-Lead Fine Pitch Ball Grid Array

               CY39100V484B-125BBI  BB484 484-Lead Fine Pitch Ball Grid Array

        83 CY39100V208B-83NTC       NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39100V256B-83BBC   BB256 256-Lead Fine Pitch Ball Grid Array

               CY39100V484B-83BBC   BB484 484-Lead Fine Pitch Ball Grid Array

               CY39100V388B-83MGC   MG388 388-Lead Ball Grid Array             �

               CY39100V676B-83MBC   MB676 676-Lead Fine Pitch Ball Grid Array  �

               CY39100V208B-83NTI   NT208 208-Lead Enhanced Quad Flat Pack        Industrial

               CY39100V256B-83BBI   BB256 256-Lead Fine Pitch Ball Grid Array

               CY39100V484B-83BBI   BB484 484-Lead Fine Pitch Ball Grid Array

        181 CY39165V208-181NTC      NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39165V484-181BBC   BB484 484-Lead Fine Pitch Ball Grid Array

               CY39165V388-181MGC   MG388 388-Lead Ball Grid Array             �

               CY39165V676-181MBC   MB676 676-Lead Fine Pitch Ball Grid Array  �

        125 CY39165V208-125NTC      NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39165V484-125BBC   BB484 484-Lead Fine Pitch Ball Grid Array

               CY39165V388-125MGC   MG388 388-Lead Ball Grid Array             �

               CY39165V676-125MBC   MB676 676-Lead Fine Pitch Ball Grid Array  �

               CY39165V208-125NTI   NT208 208-Lead Enhanced Quad Flat Pack        Industrial

               CY39165V484-125BBI   BB484 484-Lead Fine Pitch Ball Grid Array

        83 CY39165V208-83NTC        NT208 208-Lead Enhanced Quad Flat Pack        Commercial

               CY39165V484-83BBC    BB484 484-Lead Fine Pitch Ball Grid Array

               CY39165V388-83MGC    MG388 388-Lead Ball Grid Array             �

               CY39165V676-83MBC    MB676 676-Lead Fine Pitch Ball Grid Array  �

               CY39165V208-83NTI    NT208 208-Lead Enhanced Quad Flat Pack        Industrial

               CY39165V484-83BBI    BB484 484-Lead Fine Pitch Ball Grid Array

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                                                                                                  Delta39KTM ISRTM
                                                                                                        CPLD Family

Delta39K Part Numbers (Ordering Information) (continued)

Device  Speed  Ordering Code       Package                  Package Type                                        Self-Boot Operating
39K200  (MHz)                        Name                                                                       Solution Range

        181 CY39200V208-181NTC     NT208 208-Lead Enhanced Quad Flat Pack                                          Commercial

               CY39200V484-181BBC  BB484 484-Lead Fine Pitch Ball Grid Array

               CY39200V388-181MGC  MG388 388-Lead Ball Grid Array                                               �

               CY39200V676-181MBC  MB676 676-Lead Fine Pitch Ball Grid Array                                    �

        125 CY39200V208-125NTC     NT208 208-Lead Enhanced Quad Flat Pack                                          Commercial

               CY39200V484-125BBC  BB484 484-Lead Fine Pitch Ball Grid Array

               CY39200V388-125MGC  MG388 388-Lead Ball Grid Array                                               �

               CY39200V676-125MBC  MB676 676-Lead Fine Pitch Ball Grid Array                                    �

               CY39200V208-125NTI  NT208 208-Lead Enhanced Quad Flat Pack                                          Industrial

               CY39200V484-125BBI  BB484 484-Lead Fine Pitch Ball Grid Array

          83 CY39200V208-83NTC     NT208 208-Lead Enhanced Quad Flat Pack                                          Commercial

               CY39200V484-83BBC   BB484 484-Lead Fine Pitch Ball Grid Array

               CY39200V388-83MGC   MG388 388-Lead Ball Grid Array                                               �

               CY39200V676-83MBC   MB676 676-Lead Fine Pitch Ball Grid Array                                    �

               CY39200V208-83NTI   NT208 208-Lead Enhanced Quad Flat Pack                                          Industrial

               CY39200V484-83BBI   BB484 484-Lead Fine Pitch Ball Grid Array

CPLD Boot EEPROM[17] Part Numbers (Ordering Information)

Device         Speed                Ordering Code  Package                                        Package Type     Operating
2 Mbit        (MHz)          AT17LV002-10JC         Name                                                            Range
                              AT17LV002-10JC
1 Mbit          15           AT17LV010-10JC       20J 20-Lead Plastic Leaded Chip Carrier Commercial
                 10           AT17LV010-10JI
512 Kbit         15           AT17LV512-10JC       20J 20-Lead Plastic Leaded Chip Carrier Industrial
                 10           AT17LV512-10JI
                 15                                20J 20-Lead Plastic Leaded Chip Carrier Commercial
                 10
                                                   20J 20-Lead Plastic Leaded Chip Carrier Industrial

                                                   20J 20-Lead Plastic Leaded Chip Carrier Commercial

                                                   20J 20-Lead Plastic Leaded Chip Carrier Industrial

Recommended ATMEL CPLD Boot EEPROM for corresponding Delta39K CPLDs

          CPLD Device                                       Recommended boot EEPROM
               39K30                                                     AT17LV512
               39K50                                                     AT17LV512
              39K100                                                     AT17LV010
              39K165                                                     AT17LV002
              39K200                                                     AT17LV002

Note:
17. Refer to the data sheets at www.atmel.com for detailed architectural and timing information.

Document #: 38-03039 Rev. *H                                                                                       Page 40 of 86
Package Diagrams                                                         Delta39KTM ISRTM
                                                                               CPLD Family

                              208-Lead Enhanced Quad Flat Pack (EQFP) NT208

                              51-85069-*B

Document #: 38-03039 Rev. *H  Page 41 of 86
                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Package Diagrams (continued)

                              388-Lead Ball Grid Array MG388

                                                              51-85103-*C

Document #: 38-03039 Rev. *H                                  Page 42 of 86
                                                                                                                  Delta39KTM ISRTM
                                                                                                                        CPLD Family

Package Diagrams (continued)

                                           256-Ball FBGA (17 x 17 mm) BB256

                    TOP VIEW                                                                                      BOTTOM VIEW

                                                                                    �0.05 M C
                                                                                    �0.25 M C A B

                                                                                    �0.45�0.05(256X)-CPLD DEVICES (37K & 39K)                                      PIN 1 CORNER
                                                                                    �0.50�0.05(256X)-ALL OTHER DEVICES
PIN 1 CORNER

                    1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16                                                        16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

              A                                                                     17.00�0.10                                                                     A
              B                                                                             15.00                                                                  B
              C                                                                                                                                                    C
              D                                                                                       7.50                                                         D
              E                                                                                             1.00                                                   E
              F                                                                                                                                                    F
              G                                                                                                                                                    G
              H                                                                                                                                                    H
              J                                                                                                                                                    J
              K                                                                                                                                                    K
              L                                                                                                                                                    L
              M                                                                                                                                                    M
              N                                                                                                                                                    N
              P                                                                                                                                                    P
              R                                                                                                                                                    R
              T                                                                                                                                                    T

0.25 C                                                                      0.15 C  B                                                                        1.00
         0.70�0.05                                                                                       A        7.50

                                                                                                                                   15.00

                                                                                                                              17.00�0.10

                                                                         A

                    SEATING PLANE                                                   0.20(4X)

              A1 C                                          +0.10                                                 REFERENCE JEDEC MO-192

                    A1 0.36 0.56                             0.35 -0.05
                    A 1.40 MAX. 1.60 MAX.

                                                                                                                                                                   51-85108-*D

Document #: 38-03039 Rev. *H                                                                                                                                       Page 43 of 86
                                                                                                                                        Delta39KTM ISRTM
                                                                                                                                              CPLD Family

Package Diagrams (continued)

                                                               484-ball FBGA (23 mm x 23 mm x 1.6 mm) BB484

                                                                                                                                 BOTTOM VIEW

                                   TOP VIEW                                                                                             �0.05 M C      A1 CORNER
                                                                                                                                        �0.25 M C A B
        A1 CORNER
                                                                                                                                                      �0.60�0.10(484X)
                   1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22                                                      22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

             A                                                                                        23.00�0.10                                                                            A
             B                                                                                                  21.00                                                                      B
             C                                                                                                                                                                             C
             D                                                                                                         10.50                                                               D
             E                                                                                                             1.00                                                            E
             F                                                                                                                                                                             F
             G                                                                                                                                                                             G
             H                                                                                                                                                                             H
              J                                                                                                                                                                             J
             K                                                                                                                                                                             K
             L                                                                                                                                                                             L
             M                                                                                                                                                                             M
             N                                                                                                                                                                             N
             P                                                                                                                                                                             P
             R                                                                                                                                                                             R
              T                                                                                                                                                                             T
             U                                                                                                                                                                             U
             V                                                                                                                                                                              V
             W                                                                                                                                                                             W
             Y                                                                                                                                                                              Y
            AA                                                                                                                                                                             AA
            AB                                                                                                                                                                             AB

                                                                                                      A                                                1.00

                                                                                                                                 10.50

                                                                                                                                        21.00

0.25 C  0.70�0.05                                                                             0.20 C               B                    23.00�0.10
                                                                                                         0.10(4X)

        0.56                                    SEATING PLANE                0.50�0.10
                   C                                                                1.90 MAX

                                                                                                                                                       51-85124-*D

Document #: 38-03039 Rev. *H                                                                                                                           Page 44 of 86
                                                                      Delta39KTM ISRTM
                                                                            CPLD Family

Package Diagrams (continued)

                                                  676-Ball FBGA (27 x 27 x 1.6 mm) BB676/MB676

                                                                                               51-85125-*B

Pin Tables

Table 8. Pin Definition Table

Pin Name     Function                                                             Description
GCLK0-3         Input          Global Clock signals 0 through 3
GCTL0-3         Input          Global Control signals 0 through 3
                               Ground
   GND         Ground          Dual function pin: IO or Reference Voltage for Bank 0
IO/VREF0    Input/Output       Dual function pin: IO or Reference Voltage for Bank 1
IO/VREF1    Input/Output       Dual function pin: IO or Reference Voltage for Bank 2
IO/VREF2    Input/Output       Dual function pin: IO or Reference Voltage for Bank 3
IO/VREF3    Input/Output       Dual function pin: IO or Reference Voltage for Bank 4
IO/VREF4    Input/Output       Dual function pin: IO or Reference Voltage for Bank 5
IO/VREF5    Input/Output       Dual function pin: IO or Reference Voltage for Bank 6
IO/VREF6    Input/Output       Dual function pin: IO or Reference Voltage for Bank 7
IO/VREF7    Input/Output       Input or Output pin
            Input/Output       Dual function pin: IO in Bank 6 or PLL lock output signal
     IO     Input/Output       Mode Select Pin (see Table 9)
IO6/Lock
                Input
  MSEL

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                                                                       Delta39KTM ISRTM
                                                                             CPLD Family

Table 8. Pin Definition Table

Pin Name    Function                                                             Description
                Input          Pin to start configuration of Delta39K
  Reconfig      Input          JTAG Test Clock
                Input          JTAG Test Data In
    TCLK      Output           JTAG Test Data Out
      TDI       Input          JTAG Test Mode Select
               Power           Operating Voltage
     TDO       Power           VCC for I/O bank 0
               Power           VCC for I/O bank 1
     TMS       Power           VCC for I/O bank 2
      VCC      Power           VCC for I/O bank 3
    VCCIO0     Power           VCC for I/O bank 4
    VCCIO1     Power           VCC for I/O bank 5
    VCCIO2     Power           VCC for I/O bank 6
    VCCIO3     Power           VCC for I/O bank 7
    VCCIO4     Power           VCC for JTAG pins
    VCCIO5     Power           VCC for Configuration port
    VCCIO6     Power           VCC for PLL
    VCCIO7     Power           VCC for programming the Self-BootTM solution embedded boot PROM
   VCCJTAG    Output           Flag indicating that configuration is complete
  VCCCNFG     Output           Configuration Clock for serial interface with the external boot PROM
VCCPLL[18]   Output           Chip select for the external boot PROM (active low)
   VCCPRG       Input          Pin to receive configuration data from the external boot PROM
Config_Done   Output           Reset signal to interface with the external boot PROM

    CCLK
     CCE

     Data

    Reset

Table 9. Mode Select (MSEL) Pin Connectivity Table  Table 10. I/O Banks for Global Clock and Global Control
                                                    Pins (in all densities and packages)
  GND           Delta39K - Self-BootTM Solution
VCCCNFG      Delta39K - with external boot PROM               GCLK[0]  GCLK[1]   GCLK[2]             GCLK[3]
                                                              GCTL[0]  GCTL[1]   GCTL[2]             GCTL[3]
                                                     Bank
                                                    Number        0        5         6                   7

Table 11. 208 EQFP/PQFP Pin Table

       Pin   CY39030               CY39050          CY39100            CY39165                       CY39200

       1     GCTL0                 GCTL0            GCTL0              GCTL0                         GCTL0

       2     GND                   GND              GND                GND                           GND

       3     GCLK0                 GCLK0            GCLK0              GCLK0                         GCLK0

       4     GND                   GND              GND                GND                           GND

       5     IO0                   IO0              IO0                IO0                           IO0

       6     IO0                   IO0              IO0                IO0                           IO0

       7     IO0                   IO0              IO0                IO0                           IO0

       8     IO/VREF0              IO/VREF0         IO/VREF0           IO/VREF0                      IO/VREF0

       9     IO0                   IO0              IO0                IO0                           IO0

       10    IO0                   IO0              IO0                IO0                           IO0

       11    VCCIO0                VCCIO0           VCCIO0             VCCIO0                        VCCIO0

Note:

18. The PLL is available in Delta39K `V' devices (2.5V/3.3V) and not in Delta39K `Z' devices (1.8V). In Delta39K `Z' devices, connect VCCPLL to VCC.

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                                                            Delta39KTM ISRTM
                                                                  CPLD Family

Table 11. 208 EQFP/PQFP Pin Table (continued)

Pin      CY39030               CY39050          CY39100      CY39165      CY39200
  12          IO0                   IO0              IO0          IO0          IO0
  13          IO0                   IO0              IO0          IO0          IO0
  14          IO0                   IO0              IO0          IO0          IO0
  15          IO0                   IO0              IO0          IO0          IO0
  16
  17      IO/VREF0              IO/VREF0         IO/VREF0     IO/VREF0     IO/VREF0
  18          IO0                   IO0              IO0          IO0          IO0
  19          IO0                   IO0              IO0          IO0          IO0
  20          IO0                   IO0              IO0          IO0          IO0
21[19]
22[19]      VCCIO0                VCCIO0           VCCIO0       VCCIO0       VCCIO0
  23          IO0                   IO0              IO0          IO0          IO0
  24          IO0                   IO0              IO0          IO0          IO0
  25          VCC                   VCC              VCC          VCC          VCC
  26         GND                   GND              GND          GND          GND
27[19]        NC                    NC               VCC          VCC          VCC
  28          NC                    NC              GND          GND          GND
  29
30[19]    IO/VREF0              IO/VREF0         IO/VREF0     IO/VREF0     IO/VREF0
31[19]      VCCIO0                VCCIO0           VCCIO0       VCCIO0       VCCIO0
32[19]      VCCIO1                VCCIO1           VCCIO1       VCCIO1       VCCIO1
  33      IO/VREF1              IO/VREF1         IO/VREF1     IO/VREF1     IO/VREF1
  34
  35          IO1                   IO1              IO1          IO1          IO1
  36          IO1                   IO1              IO1          IO1          IO1
  37          IO1                   IO1              IO1          IO1          IO1
  38          IO1                   IO1              IO1          IO1          IO1
  39        VCCIO1                VCCIO1           VCCIO1       VCCIO1       VCCIO1
  40         GND                   GND              GND          GND          GND
  41          IO1                   IO1              IO1          IO1          IO1
  42          IO1                   IO1              IO1          IO1          IO1
  43          IO1                   IO1              IO1          IO1          IO1
  44      IO/VREF1              IO/VREF1         IO/VREF1     IO/VREF1     IO/VREF1
  45          IO1                   IO1              IO1          IO1          IO1
  46          IO1                   IO1              IO1          IO1          IO1
  47          IO1                   IO1              IO1          IO1          IO1
  48          IO1                   IO1              IO1          IO1          IO1
  49       VCCPRG                VCCPRG           VCCPRG       VCCPRG       VCCPRG
  50        VCCIO1                VCCIO1           VCCIO1       VCCIO1       VCCIO1
  51         GND                   GND              GND          GND          GND
  52          IO1                   IO1              IO1          IO1          IO1
  53      IO/VREF1              IO/VREF1         IO/VREF1     IO/VREF1     IO/VREF1
  54          IO1                   IO1              IO1          IO1          IO1
  55          IO1                   IO1              IO1          IO1          IO1
          VCCCNFG               VCCCNFG          VCCCNFG      VCCCNFG      VCCCNFG
             Data                  Data             Data         Data         Data
        Config_Done           Config_Done      Config_Done  Config_Done  Config_Done
            Reset                 Reset            Reset        Reset        Reset

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                                                         Delta39KTM ISRTM
                                                               CPLD Family

Table 11. 208 EQFP/PQFP Pin Table (continued)

Pin    CY39030               CY39050          CY39100   CY39165   CY39200
  56    Reconfig              Reconfig         Reconfig  Reconfig  Reconfig
  57
  58       CCE                   CCE              CCE       CCE       CCE
  59      CCLK                  CCLK             CCLK      CCLK      CCLK
  60    VCCCNFG               VCCCNFG          VCCCNFG   VCCCNFG   VCCCNFG
  61      MSEL                  MSEL             MSEL      MSEL      MSEL
  62
  63       IO2                   IO2              IO2       IO2       IO2
  64       IO2                   IO2              IO2       IO2       IO2
  65       IO2                   IO2              IO2       IO2       IO2
  66    IO/VREF2              IO/VREF2         IO/VREF2  IO/VREF2  IO/VREF2
  67       IO2                   IO2              IO2       IO2       IO2
  68     VCCIO2                VCCIO2           VCCIO2    VCCIO2    VCCIO2
  69      GND                   GND              GND       GND       GND
  70       IO2                   IO2              IO2       IO2       IO2
  71       IO2                   IO2              IO2       IO2       IO2
  72       IO2                   IO2              IO2       IO2       IO2
  73       IO2                   IO2              IO2       IO2       IO2
  74    IO/VREF2              IO/VREF2         IO/VREF2  IO/VREF2  IO/VREF2
  75      GND                   GND              GND       GND       GND
  76     VCCIO2                VCCIO2           VCCIO2    VCCIO2    VCCIO2
  77       VCC                   VCC              VCC       VCC       VCC
  78      GND                   GND              GND       GND       GND
  79        NC                    NC              VCC       VCC       VCC
  80        NC                    NC             GND       GND       GND
81[19]     IO2                   IO2              IO2       IO2       IO2
82[19]  IO/VREF2              IO/VREF2         IO/VREF2  IO/VREF2  IO/VREF2
83[19]     IO2                   IO2              IO2       IO2       IO2
  84       IO2                   IO2              IO2       IO2       IO2
  85       IO2                   IO2              IO2       IO2       IO2
86[19]   VCCIO2                VCCIO2           VCCIO2    VCCIO2    VCCIO2
87[19]   VCCIO3                VCCIO3           VCCIO3    VCCIO3    VCCIO3
88[19]     IO3                   IO3              IO3       IO3       IO3
  89       IO3                   IO3              IO3       IO3       IO3
  90    IO/VREF3              IO/VREF3         IO/VREF3  IO/VREF3  IO/VREF3
  91     VCCIO3                VCCIO3           VCCIO3    VCCIO3    VCCIO3
  92      GND                   GND              GND       GND       GND
  93       IO3                   IO3              IO3       IO3       IO3
  94       IO3                   IO3              IO3       IO3       IO3
  95       IO3                   IO3              IO3       IO3       IO3
  96       IO3                   IO3              IO3       IO3       IO3
  97       IO3                   IO3              IO3       IO3       IO3
  98    IO/VREF3              IO/VREF3         IO/VREF3  IO/VREF3  IO/VREF3
  99       IO3                   IO3              IO3       IO3       IO3
         VCCIO3                VCCIO3           VCCIO3    VCCIO3    VCCIO3
           IO3                   IO3              IO3       IO3       IO3

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                                                         Delta39KTM ISRTM
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Table 11. 208 EQFP/PQFP Pin Table (continued)

  Pin    CY39030              CY39050          CY39100   CY39165   CY39200
100       GND                  GND              GND       GND       GND
101        IO3                  IO3              IO3       IO3       IO3
102        IO3                  IO3              IO3       IO3       IO3
103        IO3                  IO3              IO3       IO3       IO3
104
105     IO/VREF3             IO/VREF3         IO/VREF3  IO/VREF3  IO/VREF3
106        IO4                  IO4              IO4       IO4       IO4
107        IO4                  IO4              IO4       IO4       IO4
108        IO4                  IO4              IO4       IO4       IO4
109
  110    IO/VREF4             IO/VREF4         IO/VREF4  IO/VREF4  IO/VREF4
  111       IO4                  IO4              IO4       IO4       IO4
  112       IO4                  IO4              IO4       IO4       IO4
  113
  114     VCCIO4               VCCIO4           VCCIO4    VCCIO4    VCCIO4
  115      GND                  GND              GND       GND       GND
  116       IO4                  IO4              IO4       IO4       IO4
  117    VCCPRG               VCCPRG           VCCPRG    VCCPRG    VCCPRG
  118       IO4                  IO4              IO4       IO4       IO4
  119    IO/VREF4             IO/VREF4         IO/VREF4  IO/VREF4  IO/VREF4
120        IO4                  IO4              IO4       IO4       IO4
121        IO4                  IO4              IO4       IO4       IO4
122[19]     IO4                  IO4              IO4       IO4       IO4
123[19]     IO4                  IO4              IO4       IO4       IO4
124        IO4                  IO4              IO4       IO4       IO4
125     IO/VREF4             IO/VREF4         IO/VREF4  IO/VREF4  IO/VREF4
126[19]     IO4                  IO4              IO4       IO4       IO4
127      VCCIO4               VCCIO4           VCCIO4    VCCIO4    VCCIO4
128       GND                  GND              GND       GND       GND
129        IO4                  IO4              IO4       IO4       IO4
130        VCC                  VCC              VCC       VCC       VCC
131       GND                  GND              GND       GND       GND
132         NC                   NC              VCC       VCC       VCC
133[19]      NC                   NC             GND       GND       GND
134[19]   VCCIO4               VCCIO4           VCCIO4    VCCIO4    VCCIO4
135[19]   VCCIO5               VCCIO5           VCCIO5    VCCIO5    VCCIO5
136        IO5                  IO5              IO5       IO5       IO5
137        IO5                  IO5              IO5       IO5       IO5
138     IO/VREF5             IO/VREF5         IO/VREF5  IO/VREF5  IO/VREF5
139        IO5                  IO5              IO5       IO5       IO5
140        IO5                  IO5              IO5       IO5       IO5
141      VCCIO5               VCCIO5           VCCIO5    VCCIO5    VCCIO5
142        IO5                  IO5              IO5       IO5       IO5
143        IO5                  IO5              IO5       IO5       IO5
            IO5                  IO5              IO5       IO5       IO5
         IO/VREF5             IO/VREF5         IO/VREF5  IO/VREF5  IO/VREF5
            IO5                  IO5              IO5       IO5       IO5

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                                                         Delta39KTM ISRTM
                                                               CPLD Family

Table 11. 208 EQFP/PQFP Pin Table (continued)

  Pin    CY39030              CY39050          CY39100   CY39165   CY39200
144        IO5                  IO5              IO5       IO5       IO5
145        IO5                  IO5              IO5       IO5       IO5
146        IO5                  IO5              IO5       IO5       IO5
147        IO5                  IO5              IO5       IO5       IO5
148
149      VCCIO5               VCCIO5           VCCIO5    VCCIO5    VCCIO5
150     IO/VREF5             IO/VREF5         IO/VREF5  IO/VREF5  IO/VREF5
151
152        IO5                  IO5              IO5       IO5       IO5
153        IO5                  IO5              IO5       IO5       IO5
154       GND                  GND              GND       GND       GND
155      GCLK1                GCLK1            GCLK1     GCLK1     GCLK1
156       GND                  GND              GND       GND       GND
157      GCTL1                GCTL1            GCTL1     GCTL1     GCTL1
158        TDO                  TDO              TDO       TDO       TDO
159       TCLK                 TCLK             TCLK      TCLK      TCLK
160        TDI                  TDI              TDI       TDI       TDI
161     VCCJTAG              VCCJTAG          VCCJTAG   VCCJTAG   VCCJTAG
162      GCLK2                GCLK2            GCLK2     GCLK2     GCLK2
163       GND                  GND              GND       GND       GND
164        TMS                  TMS              TMS       TMS       TMS
165      GCTL2                GCTL2            GCTL2     GCTL2     GCTL2
166        IO6                  IO6              IO6       IO6       IO6
167        IO6                  IO6              IO6       IO6       IO6
168        IO6                  IO6              IO6       IO6       IO6
169     IO/VREF6             IO/VREF6         IO/VREF6  IO/VREF6  IO/VREF6
170        IO6                  IO6              IO6       IO6       IO6
171      VCCIO6               VCCIO6           VCCIO6    VCCIO6    VCCIO6
172        IO6                  IO6              IO6       IO6       IO6
173        IO6                  IO6              IO6       IO6       IO6
174        IO6                  IO6              IO6       IO6       IO6
175     IO/VREF6             IO/VREF6         IO/VREF6  IO/VREF6  IO/VREF6
176        IO6                  IO6              IO6       IO6       IO6
177        IO6                  IO6              IO6       IO6       IO6
178        IO6                  IO6              IO6       IO6       IO6
179       GND                  GND              GND       GND       GND
180      VCCIO6               VCCIO6           VCCIO6    VCCIO6    VCCIO6
181      VCCPLL               VCCPLL           VCCPLL    VCCPLL    VCCPLL
182       GND                  GND              GND       GND       GND
183[19]     VCC                  VCC              VCC       VCC       VCC
184[19]    GND                  GND              GND       GND       GND
185[19]  IO/VREF6             IO/VREF6         IO/VREF6  IO/VREF6  IO/VREF6
186        IO6                  IO6              IO6       IO6       IO6
187     IO6/Lock             IO6/Lock         IO6/Lock  IO6/Lock  IO6/Lock
          VCCIO6               VCCIO6           VCCIO6    VCCIO6    VCCIO6
          VCCIO7               VCCIO7           VCCIO7    VCCIO7    VCCIO7

Document #: 38-03039 Rev. *H                                        Page 50 of 86
                                                                             Delta39KTM ISRTM
                                                                                   CPLD Family

Table 11. 208 EQFP/PQFP Pin Table (continued)

  Pin    CY39030              CY39050                    CY39100             CY39165   CY39200
188[19]     IO7                  IO7                        IO7                 IO7       IO7
189[19]     IO7                  IO7                        IO7                 IO7       IO7
190[19]
         IO/VREF7             IO/VREF7                   IO/VREF7            IO/VREF7  IO/VREF7
191      VCCIO7               VCCIO7                     VCCIO7              VCCIO7    VCCIO7
192
193        IO7                  IO7                        IO7                 IO7       IO7
194        IO7                  IO7                        IO7                 IO7       IO7
195        IO7                  IO7                        IO7                 IO7       IO7
196        IO7                  IO7                        IO7                 IO7       IO7
197     IO/VREF7             IO/VREF7                   IO/VREF7            IO/VREF7  IO/VREF7
198        IO7                  IO7                        IO7                 IO7       IO7
199        IO7                  IO7                        IO7                 IO7       IO7
200      VCCIO7               VCCIO7                     VCCIO7              VCCIO7    VCCIO7
201        IO7                  IO7                        IO7                 IO7       IO7
202     IO/VREF7             IO/VREF7                   IO/VREF7            IO/VREF7  IO/VREF7
203        IO7                  IO7                        IO7                 IO7       IO7
204        IO7                  IO7                        IO7                 IO7       IO7
205        IO7                  IO7                        IO7                 IO7       IO7
206       GND                  GND                        GND                 GND       GND
207      GCLK3                GCLK3                      GCLK3               GCLK3     GCLK3
208       GND                  GND                        GND                 GND       GND
          GCTL3                GCTL3                      GCTL3               GCTL3     GCTL3

Table 12. 388 BGA Pin Table

Pin      CY39050                               CY39100             CY39165             CY39200

A1       GND                                   GND                 GND                 GND

A2       NC                                    IO7                 IO7                 IO7

A3       IO7                                   IO7                 IO7                 IO7

A4       IO7                                   IO7                 IO7                 IO7

A5       IO7                                   IO7                 IO7                 IO7

A6       IO7                                   IO7                 IO7                 IO7

A7       IO7                                   IO7                 IO7                 IO7

A8       NC                                    IO/VREF7            IO/VREF7            IO/VREF7

A9       IO7                                   IO7                 IO7                 IO7

A10      IO7                                   IO7                 IO7                 IO7

  A11    IO/VREF7                              IO/VREF7            IO/VREF7            IO/VREF7
            IO7                                   IO7                 IO7                 IO7
  A12       IO7                                   IO7                 IO7                 IO7
A13[19]     IO6                                   IO6                 IO6                 IO6
A14[19]

A15      IO6                                   IO6                 IO6                 IO6

A16      GND                                   GND                 GND                 GND

A17      IO6                                   IO6                 IO6                 IO6

A18      IO6                                   IO6                 IO6                 IO6

Note:

19. Capacitance on these I/O pins meets the PCI spec (rev. 2.2), which requires IDSEL pin in a PCI design to have capacitance less than or equal to 8 pf. In the
       document titled "Delta39K CPLD Family data sheet", this spec is defined as CPCI. All other I/O pins have a capacitance less than or equal to 10 pf.

Document #: 38-03039 Rev. *H                                                           Page 51 of 86
                                                             Delta39KTM ISRTM
                                                                   CPLD Family

Table 12. 388 BGA Pin Table (continued)

  Pin    CY39050                         CY39100   CY39165   CY39200
  A19        NC                              IO6       IO6       IO6
  A20        NC                              IO6       IO6       IO6
  A21        IO6                             IO6       IO6       IO6
  A22
  A23    IO/VREF6                        IO/VREF6  IO/VREF6  IO/VREF6
  A24        IO6                             IO6       IO6       IO6
  A25        IO6                             IO6       IO6       IO6
  A26        IO6                             IO6       IO6       IO6
  B1        GND                             GND       GND       GND
  B2         IO7                             IO7       IO7       IO7
  B3         NC                              IO7       IO7       IO7
  B4         NC                              IO7       IO7       IO7
  B5         NC
  B6         IO7                         IO/VREF7  IO/VREF7  IO/VREF7
  B7                                         IO7       IO7       IO7
  B8     IO/VREF7
  B9         IO7                         IO/VREF7  IO/VREF7  IO/VREF7
  B10        IO7                             IO7       IO7       IO7
  B11        IO7                             IO7       IO7       IO7
  B12                                        IO7       IO7       IO7
B13[19]  IO/VREF7
B14[19]      IO7                         IO/VREF7  IO/VREF7  IO/VREF7
  B15        IO7                             IO7       IO7       IO7
  B16        IO7                             IO7       IO7       IO7
  B17        IO6                             IO7       IO7       IO7
  B18        IO6                             IO6       IO6       IO6
  B19        IO6                             IO6       IO6       IO6
  B20                                        IO6       IO6       IO6
  B21    IO6/Lock
  B22        IO6                         IO6/Lock  IO6/Lock  IO6/Lock
  B23        IO6                             IO6       IO6       IO6
  B24                                        IO6       IO6       IO6
  B25    IO/VREF6
  B26        IO6                         IO/VREF6  IO/VREF6  IO/VREF6
  C1         NC                              IO6       IO6       IO6
  C2         NC                              IO6       IO6       IO6
  C3         IO6                             IO6       IO6       IO6
  C4         IO6                             IO6       IO6       IO6
  C5         IO6                             IO6       IO6       IO6
  C6         IO0                             IO6       IO6       IO6
  C7                                         IO0       IO0       IO0
  C8     IO/VREF7
  C9         NC                          IO/VREF7  IO/VREF7  IO/VREF7
C10         IO7                             IO7       IO7       IO7
             IO7                             IO7       IO7       IO7
             NC                              IO7       IO7       IO7
             IO7                             IO7       IO7       IO7
             IO7                             IO7       IO7       IO7
             IO7                             IO7       IO7       IO7
             IO7                             IO7       IO7       IO7
                                             IO7       IO7       IO7

Document #: 38-03039 Rev. *H                                       Page 52 of 86
                                                             Delta39KTM ISRTM
                                                                   CPLD Family

Table 12. 388 BGA Pin Table (continued)

  Pin    CY39050                         CY39100   CY39165   CY39200
  C11       IO7                             IO7       IO7       IO7
  C12       IO7                             IO7       IO7       IO7
C13[19]     IO7                             IO7       IO7       IO7
C14[19]     IO6                             IO6       IO6       IO6
  C15
  C16    IO/VREF6                        IO/VREF6  IO/VREF6  IO/VREF6
  C17       IO6                             IO6       IO6       IO6
  C18        NC
  C19       IO6                          IO/VREF6  IO/VREF6  IO/VREF6
  C20       IO6                             IO6       IO6       IO6
  C21       IO6                             IO6       IO6       IO6
  C22       IO6                             IO6       IO6       IO6
  C23        NC                             IO6       IO6       IO6
  C24        NC                             IO6       IO6       IO6
  C25       IO6                             IO6       IO6       IO6
  C26                                       IO6       IO6       IO6
  D1     IO/VREF6
  D2        IO6                          IO/VREF6  IO/VREF6  IO/VREF6
  D3        IO0                             IO6       IO6       IO6
  D4        IO0                             IO0       IO0       IO0
  D5                                        IO0       IO0       IO0
  D6     IO/VREF0
  D7        IO7                          IO/VREF0  IO/VREF0  IO/VREF0
  D8                                        IO7       IO7       IO7
  D9      GCTL3
  D10        NC                           GCTL3     GCTL3     GCTL3
  D11                                       IO7       IO7       IO7
  D12     GCLK3
  D13     VCCIO7                          GCLK3     GCLK3     GCLK3
  D14     VCCIO7                          VCCIO7    VCCIO7    VCCIO7
  D15     VCCIO7                          VCCIO7    VCCIO7    VCCIO7
  D16                                     VCCIO7    VCCIO7    VCCIO7
  D17       IO7
  D18     VCCIO7                            IO7       IO7       IO7
  D19                                     VCCIO7    VCCIO7    VCCIO7
  D20       VCC
  D21     VCCIO6                            VCC       VCC       VCC
  D22     VCCIO6                          VCCIO6    VCCIO6    VCCIO6
  D23                                     VCCIO6    VCCIO6    VCCIO6
  D24       IO6
  D25     VCCPLL                            IO6       IO6       IO6
  D26     VCCIO6                          VCCPLL    VCCPLL    VCCPLL
  E1      VCCIO6                          VCCIO6    VCCIO6    VCCIO6
  E2      GCLK2                           VCCIO6    VCCIO6    VCCIO6
                                          GCLK2     GCLK2     GCLK2
             NC                          IO/VREF6  IO/VREF6  IO/VREF6
          GCTL2                           GCTL2     GCTL2     GCTL2

             NC                             IO6       IO6       IO6
            IO5                             IO5       IO5       IO5
            TMS                             TMS       TMS       TMS
           TCLK                            TCLK      TCLK      TCLK
            IO0                             IO0       IO0       IO0
            IO0                             IO0       IO0       IO0

Document #: 38-03039 Rev. *H                                       Page 53 of 86
                                                             Delta39KTM ISRTM
                                                                   CPLD Family

Table 12. 388 BGA Pin Table (continued)

Pin  CY39050                             CY39100   CY39165   CY39200
                                            IO0       IO0       IO0
E3   IO0
                                          GCTL0     GCTL0     GCTL0
E4   GCTL0                                GCLK1     GCLK1     GCLK1

E23  GCLK1                                  IO5       IO5       IO5
                                            TDI       TDI       TDI
E24  IO5                                    TDO       TDO       TDO
                                            IO0       IO0       IO0
E25  TDI                                    IO0       IO0       IO0
                                            IO0       IO0       IO0
E26  TDO                                    IO0       IO0       IO0
                                            IO5       IO5       IO5
F1   NC                                     IO5       IO5       IO5
                                            IO5       IO5       IO5
F2   NC                                     IO5       IO5       IO5
                                            IO0       IO0       IO0
F3   NC                                     IO0       IO0       IO0
                                         IO/VREF0  IO/VREF0  IO/VREF0
F4   IO0                                  GCLK0     GCLK0     GCLK0
                                          GCTL1     GCTL1     GCTL1
F23  NC                                  IO/VREF5  IO/VREF5  IO/VREF5
                                            IO5       IO5       IO5
F24  IO5                                    IO5       IO5       IO5
                                            IO0       IO0       IO0
F25  IO5                                    IO0       IO0       IO0
                                            IO0       IO0       IO0
F26  IO5                                  VCCIO0    VCCIO0    VCCIO0
                                         VCCJTAG   VCCJTAG   VCCJTAG
G1   IO0                                    IO5       IO5       IO5
                                            IO5       IO5       IO5
G2   IO0                                    IO5       IO5       IO5
                                            IO0       IO0       IO0
G3   IO/VREF0                            IO/VREF0  IO/VREF0  IO/VREF0
                                            IO0       IO0       IO0
G4   GCLK0                                VCCIO0    VCCIO0    VCCIO0
                                          VCCIO5    VCCIO5    VCCIO5
G23  GCTL1                               IO/VREF5  IO/VREF5  IO/VREF5
                                            IO5       IO5       IO5
G24  IO/VREF5                               IO5       IO5       IO5
G25     IO5                                 IO0       IO0       IO0
                                            IO0       IO0       IO0
G26  IO5                                    IO0       IO0       IO0
                                            VCC       VCC       VCC
H1   IO0                                  VCCIO5    VCCIO5    VCCIO5
                                            IO5       IO5       IO5
H2   NC
                                                                   Page 54 of 86
H3   NC

H4    VCCIO0
H23  VCCJTAG
H24
        IO5

H25  IO5

H26  IO5

J1   NC

J2   NC

J3   NC

J4   VCCIO0

J23  VCCIO5

J24  NC

J25  IO5

J26  IO5

K1   NC

K2   NC

K3   NC

K4   VCC

K23  VCCIO5

K24  IO5

Document #: 38-03039 Rev. *H
                                                             Delta39KTM ISRTM
                                                                   CPLD Family

Table 12. 388 BGA Pin Table (continued)

  Pin    CY39050                         CY39100   CY39165   CY39200
  K25        NC                             IO5       IO5       IO5
  K26        NC                             IO5       IO5       IO5
   L1       IO0                             IO0       IO0       IO0
   L2       IO0                             IO0       IO0       IO0
   L3       IO0                             IO0       IO0       IO0
   L4       IO0                             IO0       IO0       IO0
  L11      GND                             GND       GND       GND
  L12      GND                             GND       GND       GND
  L13      GND                             GND       GND       GND
  L14      GND                             GND       GND       GND
  L15      GND                             GND       GND       GND
  L16      GND                             GND       GND       GND
  L23        NC                             IO5       IO5       IO5
  L24
  L25    IO/VREF5                        IO/VREF5  IO/VREF5  IO/VREF5
  L26        NC                             IO5       IO5       IO5
  M1         NC                             IO5       IO5       IO5
M2[19]      IO0                             IO0       IO0       IO0
M3[19]      IO0                             IO0       IO0       IO0
  M4        IO0                             IO0       IO0       IO0
M11
M12      VCCIO0                          VCCIO0    VCCIO0    VCCIO0
M13       GND                             GND       GND       GND
M14       GND                             GND       GND       GND
M15       GND                             GND       GND       GND
M16       GND                             GND       GND       GND
M23       GND                             GND       GND       GND
M24       GND                             GND       GND       GND
M25      VCCIO5                          VCCIO5    VCCIO5    VCCIO5
M26         NC                             IO5       IO5       IO5
  N1         NC                             IO5       IO5       IO5
  N2         NC                             IO5       IO5       IO5
N3[19]       NC                             VCC       VCC       VCC
N4[19]   IO/VREF0                        IO/VREF0  IO/VREF0  IO/VREF0
  N11       IO0                             IO0       IO0       IO0
  N12       IO1                             IO1       IO1       IO1
  N13      GND                             GND       GND       GND
  N14      GND                             GND       GND       GND
  N15      GND                             GND       GND       GND
  N16      GND                             GND       GND       GND
N23[19]    GND                             GND       GND       GND
  N24      GND                             GND       GND       GND
  N25       IO5                             IO5       IO5       IO5
  N26       IO5                             IO5       IO5       IO5
            IO5                             IO5       IO5       IO5
         IO/VREF5                        IO/VREF5  IO/VREF5  IO/VREF5

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                                                             Delta39KTM ISRTM
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Table 12. 388 BGA Pin Table (continued)

  Pin    CY39050                         CY39100   CY39165   CY39200
  P1        IO1                             IO1       IO1       IO1
  P2
P3[19]   IO/VREF1                        IO/VREF1  IO/VREF1  IO/VREF1
P4[19]      IO1                             IO1       IO1       IO1
  P11       IO1                             IO1       IO1       IO1
  P12      GND                             GND       GND       GND
  P13      GND                             GND       GND       GND
  P14      GND                             GND       GND       GND
  P15      GND                             GND       GND       GND
  P16      GND                             GND       GND       GND
  P23      GND                             GND       GND       GND
P24[19]     VCC                             VCC       VCC       VCC
P25[19]     IO5                             IO5       IO5       IO5
  P26       IO5                             IO5       IO5       IO5
  R1         NC                             VCC       VCC       VCC
  R2        IO1                             IO1       IO1       IO1
  R3        IO1                             IO1       IO1       IO1
  R4         NC                             IO1       IO1       IO1
  R11
  R12     VCCIO1                          VCCIO1    VCCIO1    VCCIO1
  R13      GND                             GND       GND       GND
  R14      GND                             GND       GND       GND
  R15      GND                             GND       GND       GND
  R16      GND                             GND       GND       GND
  R23      GND                             GND       GND       GND
R24[19]    GND                             GND       GND       GND
R25[19]   VCCIO4                          VCCIO4    VCCIO4    VCCIO4
  R26       IO4                             IO4       IO4       IO4
   T1       IO4                             IO4       IO4       IO4
   T2        NC                             IO5       IO5       IO5
   T3        NC                             IO1       IO1       IO1
   T4        NC                             IO1       IO1       IO1
  T11        NC                          IO/VREF1  IO/VREF1  IO/VREF1
  T12        NC                             IO1       IO1       IO1
  T13      GND                             GND       GND       GND
  T14      GND                             GND       GND       GND
  T15      GND                             GND       GND       GND
  T16      GND                             GND       GND       GND
T23[19]    GND                             GND       GND       GND
  T24      GND                             GND       GND       GND
  T25       IO4                             IO4       IO4       IO4
  T26       IO4                             IO4       IO4       IO4
  U1     IO/VREF4                        IO/VREF4  IO/VREF4  IO/VREF4
  U2        IO4                             IO4       IO4       IO4
             NC                             IO1       IO1       IO1
             NC                             IO1       IO1       IO1

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Table 12. 388 BGA Pin Table (continued)

Pin    CY39050                            CY39100      CY39165      CY39200
U3         NC                                 IO1          IO1          IO1
U4
U23      VCCPRG                             VCCPRG       VCCPRG       VCCPRG
U24      VCCPRG                             VCCPRG       VCCPRG       VCCPRG
U25
U26         IO4                                IO4          IO4          IO4
V1         IO4                                IO4          IO4          IO4
V2         NC                                 IO4          IO4          IO4
V3         NC                                 IO1          IO1          IO1
V4         NC                                 IO1          IO1          IO1
V23        IO1                                IO1          IO1          IO1
V24      VCCIO1                             VCCIO1       VCCIO1       VCCIO1
V25      VCCIO4                             VCCIO4       VCCIO4       VCCIO4
V26        NC                                 IO4          IO4          IO4
W1         NC                                 IO4          IO4          IO4
W2         NC                                 IO4          IO4          IO4
W3         IO1                                IO1          IO1          IO1
W4         IO1                                IO1          IO1          IO1
W23     IO/VREF1                           IO/VREF1     IO/VREF1     IO/VREF1
W24       VCCIO1                             VCCIO1       VCCIO1       VCCIO1
W25       VCCIO4                             VCCIO4       VCCIO4       VCCIO4
W26         NC                                 IO4          IO4          IO4
Y1         NC                             IO/VREF4     IO/VREF4     IO/VREF4
Y2         NC                                 IO4          IO4          IO4
Y3         IO1                                IO1          IO1          IO1
Y4         IO1                                IO1          IO1          IO1
Y23        IO1                                IO1          IO1          IO1
Y24        IO1                                IO1          IO1          IO1
Y25        NC                                 IO4          IO4          IO4
Y26        NC                                 IO4          IO4          IO4
AA1         NC                                 IO4          IO4          IO4
AA2         IO4                                IO4          IO4          IO4
AA3         IO1                                IO1          IO1          IO1
AA4         IO1                                IO1          IO1          IO1
AA23    IO/VREF1                           IO/VREF1     IO/VREF1     IO/VREF1
AA24        IO1                                IO1          IO1          IO1
AA25        IO4                                IO4          IO4          IO4
AA26        IO4                                IO4          IO4          IO4
AB1     IO/VREF4                           IO/VREF4     IO/VREF4     IO/VREF4
AB2         IO4                                IO4          IO4          IO4
AB3     VCCCNFG                            VCCCNFG      VCCCNFG      VCCCNFG
AB4   Config_Done                        Config_Done  Config_Done  Config_Done
AB23        IO1                                IO1          IO1          IO1
AB24        IO1                                IO1          IO1          IO1
            IO4                                IO4          IO4          IO4
            IO4                                IO4          IO4          IO4

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Table 12. 388 BGA Pin Table (continued)

   Pin    CY39050                        CY39100   CY39165   CY39200
  AB25       IO4                            IO4       IO4       IO4
  AB26       IO4                            IO4       IO4       IO4
  AC1        Data                           Data      Data      Data
  AC2
  AC3     Reconfig                       Reconfig  Reconfig  Reconfig
  AC4        IO2                            IO2       IO2       IO2
  AC5        IO2                            IO2       IO2       IO2
  AC6        IO2                            IO2       IO2       IO2
  AC7        IO2                            IO2       IO2       IO2
  AC8         NC                            IO2       IO2       IO2
  AC9
  AC10     VCCIO2                         VCCIO2    VCCIO2    VCCIO2
  AC11     VCCIO2                         VCCIO2    VCCIO2    VCCIO2
  AC12    VCCCNFG                        VCCCNFG   VCCCNFG   VCCCNFG
  AC13
  AC14       IO2                            IO2       IO2       IO2
  AC15     VCCIO2                         VCCIO2    VCCIO2    VCCIO2
  AC16     VCCIO2                         VCCIO2    VCCIO2    VCCIO2
  AC17     VCCIO3                         VCCIO3    VCCIO3    VCCIO3
  AC18     VCCIO3                         VCCIO3    VCCIO3    VCCIO3
  AC19
  AC20       IO3                            IO3       IO3       IO3
  AC21        NC                            VCC       VCC       VCC
  AC22     VCCIO3                         VCCIO3    VCCIO3    VCCIO3
  AC23     VCCIO3                         VCCIO3    VCCIO3    VCCIO3
  AC24       IO3                            IO3       IO3       IO3
  AC25       IO3                            IO3       IO3       IO3
  AC26       IO3                            IO3       IO3       IO3
  AD1     IO/VREF4                       IO/VREF4  IO/VREF4  IO/VREF4
  AD2        IO4                            IO4       IO4       IO4
  AD3        IO4                            IO4       IO4       IO4
  AD4        IO4                            IO4       IO4       IO4
  AD5       Reset                          Reset     Reset     Reset
  AD6       CCLK                           CCLK      CCLK      CCLK
  AD7     IO/VREF2                       IO/VREF2  IO/VREF2  IO/VREF2
  AD8        IO2                            IO2       IO2       IO2
  AD9     IO/VREF2                       IO/VREF2  IO/VREF2  IO/VREF2
  AD10       IO2                            IO2       IO2       IO2
  AD11        NC                            IO2       IO2       IO2
  AD12        NC                         IO/VREF2  IO/VREF2  IO/VREF2
  AD13       IO2                            IO2       IO2       IO2
AD14[19]  IO/VREF2                       IO/VREF2  IO/VREF2  IO/VREF2
AD15[19]     IO2                            IO2       IO2       IO2
  AD16       IO2                            IO2       IO2       IO2
          IO/VREF2                       IO/VREF2  IO/VREF2  IO/VREF2
             IO2                            IO2       IO2       IO2
             IO3                            IO3       IO3       IO3
             IO3                            IO3       IO3       IO3

Document #: 38-03039 Rev. *H                                       Page 58 of 86
                                                             Delta39KTM ISRTM
                                                                   CPLD Family

Table 12. 388 BGA Pin Table (continued)

   Pin    CY39050                        CY39100   CY39165   CY39200
AD17        IO3                            IO3       IO3       IO3
AD18
AD19     IO/VREF3                       IO/VREF3  IO/VREF3  IO/VREF3
AD20        IO3                            IO3       IO3       IO3
AD21        IO3                            IO3       IO3       IO3
AD22        IO3                            IO3       IO3       IO3
AD23        IO3                            IO3       IO3       IO3
AD24        IO3                            IO3       IO3       IO3
AD25         NC                            IO3       IO3       IO3
AD26
  AE1     IO/VREF3                       IO/VREF3  IO/VREF3  IO/VREF3
  AE2        IO3                            IO3       IO3       IO3
  AE3        CCE                            CCE       CCE       CCE
  AE4
  AE5       MSEL                           MSEL      MSEL      MSEL
  AE6        IO2                            IO2       IO2       IO2
  AE7        IO2                            IO2       IO2       IO2
  AE8        IO2                            IO2       IO2       IO2
  AE9         NC                            IO2       IO2       IO2
  AE10        NC
  AE11       IO2                         IO/VREF2  IO/VREF2  IO/VREF2
  AE12       IO2                            IO2       IO2       IO2
AE13[19]     IO2                            IO2       IO2       IO2
AE14[19]     IO2                            IO2       IO2       IO2
  AE15       IO2                            IO2       IO2       IO2
  AE16       IO2                            IO2       IO2       IO2
  AE17       IO2                            IO2       IO2       IO2
  AE18                                      IO2       IO2       IO2
  AE19    IO/VREF3
  AE20       IO3                         IO/VREF3  IO/VREF3  IO/VREF3
  AE21       IO3                            IO3       IO3       IO3
  AE22       IO3                            IO3       IO3       IO3
  AE23       IO3                            IO3       IO3       IO3
  AE24                                      IO3       IO3       IO3
  AE25    IO/VREF3
  AE26        NC                         IO/VREF3  IO/VREF3  IO/VREF3
  AF1        IO3                            IO3       IO3       IO3
  AF2         NC                            IO3       IO3       IO3
  AF3         NC
  AF4        IO3                         IO/VREF3  IO/VREF3  IO/VREF3
  AF5        IO3                            IO3       IO3       IO3
  AF6       GND                             IO3       IO3       IO3
  AF7        IO2                            IO3       IO3       IO3
  AF8        IO2                           GND       GND       GND
             IO2                            IO2       IO2       IO2
             IO2                            IO2       IO2       IO2
              NC                            IO2       IO2       IO2
              NC                            IO2       IO2       IO2
              NC                            IO2       IO2       IO2
                                            IO2       IO2       IO2
                                            IO2       IO2       IO2

Document #: 38-03039 Rev. *H                                       Page 59 of 86
                                                                       Delta39KTM ISRTM
                                                                             CPLD Family

Table 12. 388 BGA Pin Table (continued)

   Pin    CY39050                        CY39100             CY39165        CY39200
  AF9         NC                            IO2                 IO2            IO2
  AF10       IO2                            IO2                 IO2            IO2
  AF11      GND                            GND                 GND            GND
  AF12       IO2                            IO2                 IO2            IO2
  AF13       VCC                            VCC                 VCC            VCC
AF14[19]     IO3                            IO3                 IO3            IO3
AF15[19]     IO3                            IO3                 IO3            IO3
  AF16       IO3                            IO3                 IO3            IO3
  AF17       IO3                            IO3                 IO3            IO3
  AF18       IO3                            IO3                 IO3            IO3
  AF19       IO3                            IO3                 IO3            IO3
  AF20       IO3                            IO3                 IO3            IO3
  AF21        NC                            IO3                 IO3            IO3
  AF22        NC
  AF23       IO3                         IO/VREF3            IO/VREF3       IO/VREF3
  AF24        NC                            IO3                 IO3            IO3
  AF25        NC                            IO3                 IO3            IO3
  AF26      GND                             IO3                 IO3            IO3
                                           GND                 GND            GND

Table 13. 256 FBGA Pin Table                                           CY39100
                                                                         GND
Pin                           CY39030              CY39050                IO7
                                                     GND                  IO7
A1                            GND                     IO7                 IO7
                                                      IO7                 IO7
A2                            IO7                     IO7
                                                      IO7              IO/VREF7
A3                            IO7                                      IO/VREF7
                                                   IO/VREF7            IO6/Lock
A4                            IO7                  IO/VREF7
                                                   IO6/Lock               IO6
A5                            IO7                                      IO/VREF6
                                                      IO6              IO/VREF6
A6                            IO/VREF7             IO/VREF6
                                                   IO/VREF6               IO6
A7                            NC                                          IO6
                                                      IO6                 IO6
A8                            IO6/Lock                IO6                 IO6
                                                      IO6                GND
A9                            IO6                     IO6                 IO0
                                                     GND                 GND
A10                           IO/VREF6                IO0                 IO7
                                                     GND                  IO7
A11                           IO/VREF6                IO7                 IO7
                                                      IO7               VCCIO7
A12                           IO6                     IO7                 VCC
                                                    VCCIO7
A13                           IO6                     VCC                         Page 60 of 86

A14                           IO6

A15                           IO6

A16                           GND

B1                            IO0

B2                            GND

B3                            IO7

B4                            IO7

B5                            IO7

B6                            VCCIO7

B7                            VCC

Document #: 38-03039 Rev. *H
Table 13. 256 FBGA Pin Table (continued)            Delta39KTM ISRTM
                                                          CPLD Family
Pin                          CY39030     CY39050
  B8                          IO/VREF7    IO/VREF7               CY39100
  B9                                      IO/VREF6                IO/VREF7
B10                              NC       VCCPLL                 IO/VREF6
B11                           VCCPLL      VCCIO6                  VCCPLL
B12                           VCCIO6                              VCCIO6
B13                                         IO6
B14                             IO6         IO6                     IO6
B15                             IO6         IO6                     IO6
B16                             IO6        GND                      IO6
  C1                            GND          TDO                    GND
  C2                             TDO         IO0                     TDO
  C3                             IO0         IO0                     IO0
  C4                             IO0        GND                      IO0
  C5                            GND          IO7                    GND
  C6                             IO7         IO7                     IO7
  C7                             IO7       VCCIO7                    IO7
C8[19]                         VCCIO7      VCCIO7                  VCCIO7
C9[19]                         VCCIO7        IO7                   VCCIO7
C10                              NC         IO6                     IO7
C11                             IO6       VCCIO6                    IO6
C12                           VCCIO6      VCCIO6                  VCCIO6
C13                           VCCIO6        IO6                   VCCIO6
C14                             IO6         IO6                     IO6
C15                             IO6        GND                      IO6
C16                            GND          TDI                    GND
  D1                             TDI         IO5                     TDI
  D2                             IO5         IO0                     IO5
  D3                             IO0         IO0                     IO0
  D4                             IO0         IO0                     IO0
  D5                             IO0        GND                      IO0
  D6                            GND          IO7                    GND
  D7                             IO7      IO/VREF7                   IO7
D8[19]                        IO/VREF7       IO7                  IO/VREF7
D9[19]                           IO7         IO7                     IO7
D10                             IO7         IO6                     IO7
D11                              NC         IO6                     IO6
D12                             IO6      IO/VREF6                   IO6
D13                          IO/VREF6       IO6                  IO/VREF6
D14                             IO6        GND                      IO6
D15                            GND         TCLK                    GND
D16                            TCLK         IO5                    TCLK
  E1                             IO5         IO5                     IO5
  E2                             IO5         IO0                     IO5
  E3                             IO0         IO0                     IO0
                                 IO0         IO0                     IO0
                                 IO0                                 IO0

Document #: 38-03039 Rev. *H                                                 Page 61 of 86
Table 13. 256 FBGA Pin Table (continued)            Delta39KTM ISRTM
                                                          CPLD Family
Pin                          CY39030     CY39050
  E4                             IO0         IO0                 CY39100
  E5                             IO7         IO7                     IO0
  E6                             IO7         IO7                     IO7
  E7                             IO7         IO7                     IO7
E8[19]                           IO7         IO7                     IO7
E9[19]                           IO6         IO6                     IO7
E10                             IO6         IO6                     IO6
E11                             IO6         IO6                     IO6
E12                             TMS         TMS                     IO6
E13                             IO5         IO5                     TMS
E14                             IO5         IO5                     IO5
E15                             IO5         IO5                     IO5
E16                             IO5         IO5                     IO5
  F1                             IO0         IO0                     IO5
  F2                             VCC         VCC                     IO0
  F3                                                                 VCC
  F4                           VCCIO0      VCCIO0
  F5                          IO/VREF0    IO/VREF0                 VCCIO0
  F6                                                              IO/VREF0
  F7                             IO0         IO0
  F8                             IO7         IO7                     IO0
  F9                           GCTL3       GCTL3                     IO7
F10                           GCLK3       GCLK3                   GCTL3
F11                           GCTL2       GCTL2                   GCLK3
F12                           GCLK2       GCLK2                   GCTL2
F13                             IO5         IO5                   GCLK2
F14                             IO5         IO5                     IO5
F15                          IO/VREF5    IO/VREF5                   IO5
F16                           VCCIO5      VCCIO5                 IO/VREF5
G1                           VCCJTAG     VCCJTAG                  VCCIO5
G2                              IO5         IO5                  VCCJTAG
G3                              IO0         IO0                     IO5
G4                               NC          NC                     IO0
G5                            VCCIO0      VCCIO0                    VCC
G6                           IO/VREF0    IO/VREF0                 VCCIO0
G7                              IO0         IO0                  IO/VREF0
G8                            GCTL0       GCTL0                     IO0
G9                             GND         GND                    GCTL0
G10                            GND         GND                     GND
G11                            GND         GND                     GND
G12                            GND         GND                     GND
G13                           GCTL1       GCTL1                    GND
G14                             IO5         IO5                   GCTL1
G15                          IO/VREF5    IO/VREF5                   IO5
                               VCCIO5      VCCIO5                 IO/VREF5
                                  NC          NC                   VCCIO5
                                                                     VCC
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                                                                             Page 62 of 86
Table 13. 256 FBGA Pin Table (continued)            Delta39KTM ISRTM
                                                          CPLD Family
  Pin                         CY39030     CY39050
G16                             IO5         IO5                 CY39100
H1[19]                           IO0         IO0                     IO5
H2[19]                           IO0         IO0                     IO0
H3[19]                           IO0         IO0                     IO0
  H4                                                                 IO0
  H5                          IO/VREF0    IO/VREF0
  H6                             IO0         IO0                  IO/VREF0
  H7                                                                 IO0
  H8                           GCLK0       GCLK0
  H9                            GND         GND                    GCLK0
  H10                           GND         GND                     GND
  H11                           GND         GND                     GND
  H12                           GND         GND                     GND
  H13                                                               GND
H14[19]                        GCLK1       GCLK1
H15[19]                          IO5         IO5                   GCLK1
H16[19]                                                              IO5
   J1                         IO/VREF5    IO/VREF5
   J2                            IO5         IO5                  IO/VREF5
J3[19]                          IO5         IO5                     IO5
J4[19]                          IO5         IO5                     IO5
J5[19]                          IO1         IO1                     IO5
   J6                            IO1         IO1                     IO1
   J7                            IO1         IO1                     IO1
   J8                            IO1         IO1                     IO1
   J9                            IO1         IO1                     IO1
  J10                            IO1         IO1                     IO1
  J11                           GND         GND                      IO1
J12[19]                         GND         GND                     GND
J13[19]                         GND         GND                     GND
J14[19]                         GND         GND                     GND
  J15                            IO4         IO4                    GND
  J16                            IO4         IO4                     IO4
  K1                             IO4         IO4                     IO4
  K2                             IO4         IO4                     IO4
  K3                             IO5         IO5                     IO4
  K4                             IO5         IO5                     IO5
  K5                             IO1         IO1                     IO5
  K6                                                                 IO1
  K7                          VCCPRG      VCCPRG
  K8                           VCCIO1      VCCIO1                 VCCPRG
  K9                          IO/VREF1    IO/VREF1                 VCCIO1
  K10                                                             IO/VREF1
  K11                            IO1         IO1
                                 IO1         IO1                     IO1
                                GND         GND                      IO1
                                GND         GND                     GND
                                GND         GND                     GND
                                GND         GND                     GND
                                 IO4         IO4                    GND
                                                                     IO4
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Table 13. 256 FBGA Pin Table (continued)                Delta39KTM ISRTM
                                                              CPLD Family
Pin                            CY39030      CY39050
K12                                IO4          IO4                 CY39100
K13                                                                     IO4
K14                            IO/VREF4     IO/VREF4
K15                              VCCIO4       VCCIO4                 IO/VREF4
K16                             VCCPRG       VCCPRG                   VCCIO4
  L1                                                                  VCCPRG
  L2                                IO4          IO4
  L3                                IO1          IO1                     IO4
  L4                                NC           NC                      IO1
  L5                              VCCIO1       VCCIO1                    VCC
  L6                            IO/VREF1     IO/VREF1                  VCCIO1
  L7                            VCCCNFG      VCCCNFG                  IO/VREF1
L8[19]                        Config_Done  Config_Done                VCCCNFG
L9[19]                              IO2          IO2               Config_Done
L10                                IO2          IO2                     IO2
L11                                IO3          IO3                     IO2
L12                                IO3          IO3                     IO3
L13                                IO3          IO3                     IO3
L14                                IO4          IO4                     IO3
L15                            IO/VREF4     IO/VREF4                    IO4
L16                              VCCIO4       VCCIO4                 IO/VREF4
  M1                                VCC          VCC                   VCCIO4
  M2                                IO4          IO4                     VCC
  M3                                IO1          IO1                     IO4
  M4                                IO1          IO1                     IO1
  M5                                IO1          IO1                     IO1
  M6                               Data         Data                     IO1
  M7                            Reconfig     Reconfig                    Data
M8[19]                              IO2          IO2                  Reconfig
M9[19]                              IO2          IO2                     IO2
M10                                IO2          IO2                     IO2
M11                                IO3          IO3                     IO2
M12                                IO3          IO3                     IO3
M13                                IO3          IO3                     IO3
M14                                IO3          IO3                     IO3
M15                                IO4          IO4                     IO3
M16                                IO4          IO4                     IO4
  N1                                IO4          IO4                     IO4
  N2                                IO4          IO4                     IO4
  N3                            IO/VREF1     IO/VREF1                    IO4
  N4                                IO1          IO1                  IO/VREF1
  N5                                IO1          IO1                     IO1
  N6                               GND          GND                      IO1
  N7                              MSEL         MSEL                     GND
                                IO/VREF2     IO/VREF2                   MSEL
                                IO/VREF2     IO/VREF2                 IO/VREF2
                                                                      IO/VREF2
Document #: 38-03039 Rev. *H
                                                                                 Page 64 of 86
Table 13. 256 FBGA Pin Table (continued)            Delta39KTM ISRTM
                                                          CPLD Family
Pin                          CY39030     CY39050
N8[19]                           IO2         IO2                 CY39100
N9[19]                           IO3         IO3                     IO2
N10                                                                 IO3
N11                          IO/VREF3    IO/VREF3
N12                          IO/VREF3    IO/VREF3                IO/VREF3
N13                                                              IO/VREF3
N14                             IO3         IO3
N15                            GND         GND                      IO3
N16                             IO4         IO4                    GND
                                 IO4         IO4                     IO4
  P1                          IO/VREF4    IO/VREF4                   IO4
  P2                             IO1         IO1                  IO/VREF4
  P3                             IO1         IO1                     IO1
  P4                            GND         GND                      IO1
  P5                             CCE         CCE                    GND
  P6                             IO2         IO2                     CCE
  P7                           VCCIO2      VCCIO2                    IO2
  P8                           VCCIO2      VCCIO2                  VCCIO2
  P9                             IO2         IO2                   VCCIO2
P10                             IO2         IO2                     IO2
P11                           VCCIO3      VCCIO3                    IO2
P12                           VCCIO3      VCCIO3                  VCCIO3
P13                             IO3         IO3                   VCCIO3
P14                             IO3         IO3                     IO3
P15                            GND         GND                      IO3
P16                             IO4         IO4                    GND
  R1                             IO4         IO4                     IO4
  R2                             IO1         IO1                     IO4
  R3                            GND         GND                      IO1
  R4                            CCLK        CCLK                    GND
  R5                             IO2         IO2                    CCLK
  R6                             IO2         IO2                     IO2
  R7                          VCCCNFG     VCCCNFG                    IO2
  R8                           VCCIO2      VCCIO2                 VCCCNFG
  R9                             IO2         IO2                   VCCIO2
R10                             IO2         IO2                     IO2
R11                             VCC         VCC                     IO2
R12                           VCCIO3      VCCIO3                    VCC
R13                             IO3         IO3                   VCCIO3
R14                             IO3         IO3                     IO3
R15                             IO3         IO3                     IO3
R16                            GND         GND                      IO3
  T1                             IO4         IO4                    GND
  T2                            GND         GND                      IO4
  T3                            Reset       Reset                   GND
                                 IO2         IO2                    Reset
                                                                     IO2
Document #: 38-03039 Rev. *H
                                                                             Page 65 of 86
                                                                           Delta39KTM ISRTM
                                                                                 CPLD Family

Table 13. 256 FBGA Pin Table (continued)

    Pin                       CY39030              CY39050                 CY39100
                                                      IO2                     IO2
     T4                       IO2                     IO2                     IO2

     T5                       IO2                  IO/VREF2                IO/VREF2
                                                   IO/VREF2                IO/VREF2
     T6                       IO/VREF2
                                                      IO2                     IO2
     T7                       NC                      IO2                     IO2
                                                   IO/VREF3                IO/VREF3
     T8                       IO2                  IO/VREF3                IO/VREF3
                                                      IO3                     IO3
     T9                       IO2                     IO3                     IO3
                                                      IO3                     IO3
    T10                       NC                      IO3                     IO3
                                                     GND                     GND
    T11                       IO/VREF3
                                                                 CY39165        CY39200
    T12                       IO3                                   GND            GND
                                                                    GND            GND
    T13                       IO3
                                                                 IO/VREF7       IO/VREF7
    T14                       IO3                                IO/VREF7       IO/VREF7

    T15                       IO3                                    IO7            IO7
                                                                     IO7            IO7
    T16                       GND                                    IO7            IO7
                                                                     IO7            IO7
Table 14. 484 FBGA Pin Table                                         IO7            IO7
                                                                     IO7            IO7
Pin      CY39050                          CY39100                   GND            GND
                                            GND                     GND            GND
A1       GND                                GND                      IO6            IO6
                                              NC                     IO6            IO6
A2       GND                                  NC                     IO6            IO6
                                             IO7                     IO6            IO6
A3       NC                                  IO7                     IO6            IO6
                                             IO7                     IO6            IO6
A4       NC                                  IO7                     NC         IO/VREF6
                                             IO7                     NC             IO6
A5       IO7                                 IO7                    GND            GND
                                            GND                     GND            GND
A6       IO7                                GND                     GND            GND
                                             IO6                    GND            GND
A7       NC                                  IO6                     IO7            IO7
                                             IO6                   VCCIO7        VCCIO7
A8       IO7                                 IO6                     IO7            IO7
                                             IO6                     IO7            IO7
A9       IO7                                 IO6
                                              NC                                      Page 66 of 86
A10      IO7                                  NC
                                            GND
A11      GND                                GND
                                            GND
A12      GND                                GND
                                              NC
A13      IO6                               VCCIO7
                                             IO7
A14      IO6                                 IO7

A15      IO6

A16      NC

A17      IO6

A18      IO6

A19      NC

A20      NC

A21      GND

A22      GND

B1       GND

B2       GND

B3       NC

B4       VCCIO7

B5       NC

B6       IO7

Document #: 38-03039 Rev. *H
                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Table 14. 484 FBGA Pin Table (continued)

Pin  CY39050                              CY39100   CY39165   CY39200
                                             IO7       IO7       IO7
B7   NC
                                          IO/VREF7  IO/VREF7  IO/VREF7
B8   IO/VREF7                                 NC     VCCIO7    VCCIO7
                                             IO7
B9   NC                                      IO7       IO7       IO7
                                             IO6       IO7       IO7
B10  IO7                                     IO6       IO6       IO6
                                              NC       IO6       IO6
B11  IO7                                             VCCIO6    VCCIO6
                                          IO/VREF6  IO/VREF6  IO/VREF6
B12  IO6                                     IO6     IO6[20]     IO6
                                             IO6       IO6       IO6
B13  IO6                                     IO6       IO6       IO6
                                                     VCCIO6    VCCIO6
B14  NC                                    VCCIO6       NC       IO6
                                              NC      GND       GND
B15  IO/VREF6                               GND       GND       GND
                                            GND        IO7       IO7
B16  NC                                       NC       IO7       IO7
                                              NC       IO7       IO7
B17  IO6                                      NC       IO7       IO7
                                             IO7       IO7       IO7
B18  IO6                                     IO7       IO7       IO7
                                             IO7       IO7       IO7
B19  VCCIO6                                  IO7       IO7       IO7
                                             IO7       IO7       IO7
B20  NC                                      IO7    IO/VREF7  IO/VREF7
                                                       IO7       IO7
B21  GND                                  IO/VREF7     IO6       IO6
                                             IO7    IO/VREF6  IO/VREF6
B22  GND                                     IO6       IO6       IO6
                                                     IO6[20]     IO6
C1   NC                                   IO/VREF6     IO6       IO6
                                             IO6       IO6       IO6
C2   NC                                      IO6       IO6       IO6
                                             IO6       IO6       IO6
C3   NC                                      IO6        NC       IO6
                                             IO6        NC       IO6
C4   NC                                      IO6        NC       IO6
                                              NC    IO/VREF0  IO/VREF0
C5   NC                                       NC     VCCIO0    VCCIO0
                                              NC       IO0       IO0
C6   IO7                                      NC      GND       GND
                                                       IO7       IO7
C7   NC                                    VCCIO0      IO7       IO7
                                              NC
C8   IO7                                    GND                     Page 67 of 86
                                             IO7
C9   IO7                                     IO7

C10  IO/VREF7

C11  IO7

C12  IO6

C13  NC

C14  IO6

C15  IO6

C16  NC

C17  IO6

C18  IO6

C19  IO6

C20  NC

C21  NC

C22  NC

D1   NC

D2   VCCIO0

D3   NC

D4   GND

D5   NC

D6   NC

Document #: 38-03039 Rev. *H
                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Table 14. 484 FBGA Pin Table (continued)

Pin  CY39050                              CY39100   CY39165   CY39200
                                             IO7       IO7       IO7
D7   IO7                                     IO7       IO7       IO7

D8   IO7                                  IO/VREF7  IO/VREF7  IO/VREF7
                                          IO/VREF7  IO/VREF7  IO/VREF7
D9   IO/VREF7                             IO6/Lock  IO6/Lock  IO6/Lock

D10  NC                                      IO6       IO6       IO6
                                          IO/VREF6  IO/VREF6  IO/VREF6
D11  IO6/Lock                             IO/VREF6  IO/VREF6  IO/VREF6

D12  IO6                                     IO6       IO6       IO6
                                             IO6       IO6       IO6
D13  IO/VREF6                                IO6       IO6       IO6
                                             IO6       IO6       IO6
D14  IO/VREF6                               GND       GND       GND
                                              NC       IO5       IO5
D15  IO6                                   VCCIO5    VCCIO5    VCCIO5
                                              NC    IO/VREF5  IO/VREF5
D16  NC                                       NC       IO0       IO0
                                              NC       IO0       IO0
D17  NC                                       NC       IO0       IO0
                                             IO0       IO0       IO0
D18  IO6                                    GND       GND       GND
                                             IO7       IO7       IO7
D19  GND                                     IO7       IO7       IO7
                                             IO7       IO7       IO7
D20  NC                                    VCCIO7    VCCIO7    VCCIO7
                                             VCC       VCC       VCC
D21  VCCIO5                               IO/VREF7  IO/VREF7  IO/VREF7
D22    NC                                 IO/VREF6  IO/VREF6  IO/VREF6
                                           VCCPLL    VCCPLL    VCCPLL
E1   NC                                    VCCIO6    VCCIO6    VCCIO6
                                             IO6     IO6[19]     IO6
E2   NC                                      IO6       IO6       IO6
                                             IO6       IO6       IO6
E3   NC                                     GND       GND       GND
                                             TDO       TDO       TDO
E4   IO0                                      NC       IO5       IO5
                                              NC       IO5       IO5
E5   GND                                      NC       IO5       IO5
                                              NC       IO0       IO0
E6   IO7                                     IO0       IO0       IO0
                                             IO0       IO0       IO0
E7   IO7                                     IO0       IO0       IO0
                                             IO0       IO0       IO0
E8   IO7                                    GND       GND       GND

E9   VCCIO7                                                         Page 68 of 86

E10  VCC

E11  IO/VREF7

E12  NC

E13  VCCPLL

E14  VCCIO6

E15  NC

E16  NC

E17  NC

E18  GND

E19  TDO

E20  NC

E21  NC

E22  NC

F1   NC

F2   NC

F3   IO0

F4   IO0

F5   IO0

F6   GND

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                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Table 14. 484 FBGA Pin Table (continued)

  Pin    CY39050                          CY39100   CY39165   CY39200
   F7       IO7                              IO7       IO7       IO7
   F8       IO7                              IO7       IO7       IO7
   F9
  F10     VCCIO7                           VCCIO7    VCCIO7    VCCIO7
F11[19]   VCCIO7                           VCCIO7    VCCIO7    VCCIO7
F12[19]
  F13       IO7                              IO7       IO7       IO7
  F14       IO6                              IO6       IO6       IO6
  F15     VCCIO6                           VCCIO6    VCCIO6    VCCIO6
  F16     VCCIO6                           VCCIO6    VCCIO6    VCCIO6
  F17       IO6                              IO6       IO6       IO6
  F18        NC                              IO6       IO6       IO6
  F19      GND                              GND       GND       GND
  F20       TDI                              TDI       TDI       TDI
  F21       IO5                              IO5       IO5       IO5
  F22       IO5                              IO5       IO5       IO5
  G1         NC                              IO5       IO5       IO5
  G2         NC                               NC       IO5       IO5
  G3         NC                               NC       IO0       IO0
  G4        IO0                              IO0       IO0       IO0
  G5         NC                              IO0       IO0       IO0
  G6        IO0                              IO0       IO0       IO0
  G7        IO0                              IO0       IO0       IO0
  G8        IO0                              IO0       IO0       IO0
  G9       GND                              GND       GND       GND
  G10       IO7                              IO7       IO7       IO7
G11[19]      NC                           IO/VREF7  IO/VREF7  IO/VREF7
G12[19]     IO7                              IO7       IO7       IO7
  G13       IO7                              IO7       IO7       IO7
  G14       IO6                              IO6       IO6       IO6
  G15       IO6                              IO6     IO6[20]     IO6
  G16    IO/VREF6                         IO/VREF6  IO/VREF6  IO/VREF6
  G17       IO6                              IO6       IO6       IO6
  G18      GND                              GND       GND       GND
  G19      TCLK                             TCLK      TCLK      TCLK
  G20       IO5                              IO5       IO5       IO5
  G21       IO5                              IO5       IO5       IO5
  G22       IO5                              IO5       IO5       IO5
  H1        IO5                              IO5       IO5       IO5
  H2         NC                               NC       IO5       IO5
  H3         NC                               NC       IO0       IO0
  H4        IO0                              IO0       IO0       IO0
  H5        IO0                              IO0       IO0       IO0
  H6        IO0                              IO0       IO0       IO0
             NC                              IO0       IO0       IO0
             NC                              IO0       IO0       IO0

Document #: 38-03039 Rev. *H                                        Page 69 of 86
                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Table 14. 484 FBGA Pin Table (continued)

  Pin    CY39050                          CY39100   CY39165   CY39200
  H7         NC                              IO0       IO0       IO0
  H8        IO7                              IO7       IO7       IO7
  H9        IO7                              IO7       IO7       IO7
  H10       IO7                              IO7       IO7       IO7
H11[19]     IO7                              IO7       IO7       IO7
H12[19]     IO6                              IO6       IO6       IO6
  H13       IO6                              IO6       IO6       IO6
  H14       IO6                              IO6       IO6       IO6
  H15       TMS                              TMS       TMS       TMS
  H16       IO5                              IO5       IO5       IO5
  H17       IO5                              IO5       IO5       IO5
  H18       IO5                              IO5       IO5       IO5
  H19       IO5                              IO5       IO5       IO5
  H20       IO5                              IO5       IO5       IO5
  H21       IO5                              IO5       IO5       IO5
  H22        NC                               NC       IO5       IO5
   J1        NC                               NC
   J2        NC                               NC    IO/VREF0  IO/VREF0
   J3        NC                                     VCCIO0    VCCIO0
   J4        NC                           IO/VREF0  IO/VREF0  IO/VREF0
   J5        NC                              IO0
   J6                                        VCC       IO0       IO0
   J7     VCCIO0                                       VCC       VCC
   J8    IO/VREF0                          VCCIO0    VCCIO0    VCCIO0
   J9                                     IO/VREF0  IO/VREF0  IO/VREF0
  J10        NC                                        IO0       IO0
  J11       IO7                              IO0       IO7       IO7
  J12     GCTL3                              IO7     GCTL3     GCTL3
  J13     GCLK3                            GCTL3     GCLK3     GCLK3
  J14     GCTL2                            GCLK3     GCTL2     GCTL2
  J15     GCLK2                            GCTL2     GCLK2     GCLK2
  J16       IO5                            GCLK2       IO5       IO5
  J17       IO5                              IO5       IO5       IO5
  J18    IO/VREF5                            IO5    IO/VREF5  IO/VREF5
  J19     VCCIO5                          IO/VREF5   VCCIO5    VCCIO5
  J20    VCCJTAG                           VCCIO5   VCCJTAG   VCCJTAG
  J21        NC                           VCCJTAG      IO5       IO5
  J22        NC                              IO5    IO/VREF5  IO/VREF5
  K1         NC                           IO/VREF5   VCCIO5    VCCIO5
  K2         NC                               NC    IO/VREF5  IO/VREF5
  K3         NC                               NC       IO0       IO0
  K4        IO0                               NC       IO0       IO0
  K5         NC                              IO0       IO0       IO0
  K6        IO0                              IO0       IO0       IO0
            VCC                              IO0       VCC       VCC
          VCCIO0                             VCC     VCCIO0    VCCIO0
                                           VCCIO0
                                                                    Page 70 of 86
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                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Table 14. 484 FBGA Pin Table (continued)

  Pin    CY39050                          CY39100   CY39165   CY39200
  K7     IO/VREF0                         IO/VREF0  IO/VREF0  IO/VREF0
  K8
  K9         NC                              IO0       IO0       IO0
K10      GCTL0                            GCTL0     GCTL0     GCTL0
K11                                        GND       GND
K12       GND                              GND       GND       GND
K13       GND                              GND       GND       GND
K14       GND                              GND       GND       GND
K15       GND                             GCTL1     GCTL1      GND
K16      GCTL1                                                GCTL1
K17         NC                              IO5       IO5       IO5
K18     IO/VREF5                         IO/VREF5  IO/VREF5  IO/VREF5
K19      VCCIO5                           VCCIO5    VCCIO5    VCCIO5
K20         NC                                                  VCC
K21         NC                              VCC       VCC       IO5
K22         NC                              IO5       IO5       IO5
  L1         NC                              IO5       IO5       IO5
  L2         NC                              IO5       IO5       IO5
  L3       GND                                NC       IO5      GND
L4[19]      IO0                             GND       GND        IO0
L5[19]      IO0                              IO0       IO0       IO0
L6[19]      IO0                              IO0       IO0       IO0
  L7        IO0                              IO0       IO0       IO0
  L8        IO0                              IO0       IO0       IO0
  L9     IO/VREF0                            IO0       IO0    IO/VREF0
  L10        NC                           IO/VREF0  IO/VREF0     IO0
  L11     GCLK0                              IO0       IO0     GCLK0
  L12      GND                             GCLK0     GCLK0      GND
  L13      GND                              GND       GND       GND
  L14      GND                              GND       GND       GND
  L15      GND                              GND       GND       GND
  L16     GCLK1                             GND       GND      GCLK1
L17[19]      NC                            GCLK1     GCLK1       IO5
L18[19]  IO/VREF5                            IO5       IO5    IO/VREF5
L19[19]     IO5                           IO/VREF5  IO/VREF5     IO5
  L20       IO5                              IO5       IO5       IO5
  L21       IO5                              IO5       IO5       IO5
  L22       IO5                              IO5       IO5       IO5
  M1         NC                              IO5       IO5       IO5
  M2       GND                               IO5       IO5      GND
  M3       GND                              GND       GND       GND
  M4         NC                             GND       GND        IO1
  M5        IO1                              IO1       IO1       IO1
M6[19]      IO1                              IO1       IO1       IO1
             NC                              IO1       IO1       IO1
            IO1                              IO1       IO1       IO1
                                             IO1       IO1
                                                                    Page 71 of 86
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                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Table 14. 484 FBGA Pin Table (continued)

  Pin    CY39050                          CY39100   CY39165   CY39200
M7[19]      IO1                              IO1       IO1       IO1
M8[19]      IO1                              IO1       IO1       IO1
            IO1                              IO1       IO1       IO1
  M9       GND                              GND       GND       GND
  M10      GND                              GND       GND       GND
  M11      GND                              GND       GND       GND
  M12      GND                              GND       GND       GND
  M13       IO4                              IO4       IO4       IO4
  M14       IO4                              IO4       IO4       IO4
M15[19]     IO4                              IO4       IO4       IO4
M16[19]     IO4                              IO4       IO4       IO4
M17[19]      NC                              IO5       IO5       IO5
  M18        NC                              IO5       IO5       IO5
  M19       IO4                              IO4       IO4       IO4
  M20       IO4                              IO4       IO4       IO4
  M21      GND                              GND       GND       GND
  M22        NC                               NC       IO1       IO1
   N1        NC                              IO1       IO1       IO1
   N2        NC                              IO1       IO1       IO1
   N3        NC                              IO1       IO1       IO1
   N4
   N5    VCCPRG                           VCCPRG    VCCPRG    VCCPRG
   N6     VCCIO1                           VCCIO1    VCCIO1    VCCIO1
   N7    IO/VREF1                         IO/VREF1  IO/VREF1  IO/VREF1
   N8
   N9        NC                              IO1       IO1       IO1
  N10        NC                              IO1       IO1       IO1
  N11      GND                              GND       GND       GND
  N12      GND                              GND       GND       GND
  N13      GND                              GND       GND       GND
  N14      GND                              GND       GND       GND
  N15        NC                              IO4       IO4       IO4
  N16       IO4                              IO4       IO4       IO4
  N17    IO/VREF4                         IO/VREF4  IO/VREF4  IO/VREF4
  N18     VCCIO4                           VCCIO4    VCCIO4    VCCIO4
  N19    VCCPRG                           VCCPRG    VCCPRG    VCCPRG
  N20        NC                              IO4       IO4       IO4
  N21        NC                              IO4       IO4       IO4
  N22        NC                              IO4       IO4       IO4
   P1        NC                               NC       IO4       IO4
   P2        NC                               NC    IO/VREF1  IO/VREF1
   P3        NC                               NC     VCCIO1    VCCIO1
   P4    IO/VREF1                         IO/VREF1  IO/VREF1  IO/VREF1
   P5        NC                              IO1       IO1       IO1
   P6       VCC                              VCC       VCC       VCC
          VCCIO1                           VCCIO1    VCCIO1    VCCIO1

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                                                                    Delta39KTM ISRTM
                                                                          CPLD Family

Table 14. 484 FBGA Pin Table (continued)

  Pin      CY39050                          CY39100      CY39165      CY39200
  P7           NC                           IO/VREF1     IO/VREF1     IO/VREF1
  P8                                        VCCCNFG      VCCCNFG      VCCCNFG
  P9       VCCCNFG                        Config_Done  Config_Done  Config_Done
  P10    Config_Done
P11[19]                                         IO2          IO2          IO2
P12[19]        IO2                              IO2          IO2          IO2
  P13          IO2                              IO3          IO3          IO3
  P14          IO3                              IO3          IO3          IO3
  P15          IO3                              IO3          IO3          IO3
  P16          IO3                              IO4          IO4          IO4
  P17          NC                           IO/VREF4     IO/VREF4     IO/VREF4
  P18      IO/VREF4                           VCCIO4       VCCIO4       VCCIO4
  P19        VCCIO4                             VCC          VCC          VCC
  P20          VCC                              IO4          IO4          IO4
  P21          NC                           IO/VREF4     IO/VREF4     IO/VREF4
  P22          NC                               NC         VCCIO4       VCCIO4
  R1           NC                               NC       IO/VREF4     IO/VREF4
  R2           NC                               NC           IO1          IO1
  R3           NC                               IO1          IO1          IO1
  R4           NC                               IO1          IO1          IO1
  R5           IO1                              IO1          IO1          IO1
  R6           IO1                              IO1          IO1          IO1
  R7           IO1                              IO1          IO1          IO1
  R8           IO1                             Data         Data         Data
  R9          Data                          Reconfig     Reconfig     Reconfig
  R10      Reconfig                             IO2          IO2          IO2
R11[19]        IO2                              IO2          IO2          IO2
R12[19]        IO2                              IO2          IO2          IO2
  R13          IO2                              IO3          IO3          IO3
  R14          IO3                              IO3          IO3          IO3
  R15          IO3                              IO3          IO3          IO3
  R16          IO3                              IO3          IO3          IO3
  R17          NC                               IO4          IO4          IO4
  R18          NC                               IO4          IO4          IO4
  R19          NC                               IO4          IO4          IO4
  R20          NC                               IO4          IO4          IO4
  R21          IO4                              IO4          IO4          IO4
  R22          IO4                              IO4          IO4          IO4
   T1          IO4                              NC           IO4          IO4
   T2          NC                               NC           IO1          IO1
   T3          NC                               IO1          IO1          IO1
   T4          IO1                              IO1          IO1          IO1
   T5          IO1                          IO/VREF1     IO/VREF1     IO/VREF1
   T6      IO/VREF1                             IO1          IO1          IO1
               IO1                              IO1          IO1          IO1
               IO1
                                                                            Page 73 of 86
Document #: 38-03039 Rev. *H
                                                                  Delta39KTM ISRTM
                                                                        CPLD Family

Table 14. 484 FBGA Pin Table (continued)

  Pin    CY39050                          CY39100    CY39165      CY39200
  T7       GND                              GND         GND         GND
  T8       MSEL                             MSEL       MSEL         MSEL
  T9
  T10    IO/VREF2                         IO/VREF2    IO/VREF2    IO/VREF2
T11[19]  IO/VREF2                         IO/VREF2    IO/VREF2    IO/VREF2
T12[19]
  T13       IO2                              IO2         IO2         IO2
  T14       IO3                              IO3         IO3         IO3
  T15    IO/VREF3                         IO/VREF3  IO/VREF3[20]  IO/VREF3
  T16    IO/VREF3                         IO/VREF3    IO/VREF3    IO/VREF3
  T17       IO3                              IO3         IO3         IO3
  T18      GND                              GND         GND         GND
  T19       IO4                              IO4         IO4         IO4
  T20       IO4                              IO4         IO4         IO4
  T21    IO/VREF4                         IO/VREF4    IO/VREF4    IO/VREF4
  T22       IO4                              IO4         IO4         IO4
  U1        IO4                              IO4         IO4         IO4
  U2         NC                               NC         IO4         IO4
  U3         NC                               NC         IO1         IO1
  U4        IO1                              IO1         IO1         IO1
  U5        IO1                              IO1         IO1         IO1
  U6        IO1                              IO1         IO1         IO1
  U7        IO1                              IO1         IO1         IO1
  U8       GND                              GND         GND         GND
  U9        CCE                              CCE        CCE          CCE
U10        IO2                              IO2         IO2         IO2
U11      VCCIO2                           VCCIO2      VCCIO2      VCCIO2
U12      VCCIO2                           VCCIO2      VCCIO2      VCCIO2
U13        IO2                              IO2         IO2         IO2
U14        IO2                              IO2         IO2         IO2
U15      VCCIO3                           VCCIO3      VCCIO3      VCCIO3
U16      VCCIO3                           VCCIO3      VCCIO3      VCCIO3
U17        IO3                              IO3       IO3[20]       IO3
U18        IO3                              IO3         IO3         IO3
U19       GND                              GND         GND         GND
U20        IO4                              IO4         IO4         IO4
U21        IO4                              IO4         IO4         IO4
U22        IO4                              IO4         IO4         IO4
  V1        IO4                              IO4         IO4         IO4
  V2         NC                               NC         IO4         IO4
  V3         NC                               NC         IO1         IO1
  V4         NC                               NC         IO1         IO1
  V5         NC                               NC         IO1         IO1
  V6         NC                               NC         IO1         IO1
           GND                              GND         GND         GND
           CCLK                             CCLK        CCLK        CCLK

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                                                              Delta39KTM ISRTM
                                                                    CPLD Family

Table 14. 484 FBGA Pin Table (continued)

Pin  CY39050                              CY39100   CY39165   CY39200
V7     IO2                                  IO2       IO2       IO2
V8      NC                                  IO2       IO2       IO2
V9
V10  VCCCNFG                              VCCCNFG   VCCCNFG   VCCCNFG
V11   VCCIO2                               VCCIO2    VCCIO2    VCCIO2
V12
V13     IO2                                  IO2       IO2       IO2
V14     IO2                                  IO2       IO2       IO2
V15      NC                                  VCC       VCC       VCC
V16   VCCIO3                               VCCIO3    VCCIO3    VCCIO3
V17     IO3                                  IO3       IO3       IO3
V18     IO3                                  IO3       IO3       IO3
V19     IO3                                  IO3       IO3       IO3
V20    GND                                  GND       GND       GND
V21      NC                                   NC       IO4       IO4
V22      NC                                   NC       IO4       IO4
W1       NC                                   NC       IO4       IO4
W2       NC                                   NC       IO4       IO4
W3       NC                                   NC    IO/VREF1  IO/VREF1
W4    VCCIO1                               VCCIO1    VCCIO1    VCCIO1
W5       NC                                   NC       IO1       IO1
W6     GND                                  GND       GND       GND
W7     Reset                                Reset     Reset     Reset
W8      IO2                                  IO2       IO2       IO2
W9       NC                                  IO2       IO2       IO2
W10     IO2                                  IO2       IO2       IO2
W11      NC                               IO/VREF2  IO/VREF2  IO/VREF2
W12      NC                               IO/VREF2  IO/VREF2  IO/VREF2
W13     IO2                                  IO2       IO2       IO2
W14     IO2                                  IO2       IO2       IO2
W15      NC                               IO/VREF3  IO/VREF3  IO/VREF3
W16      NC                               IO/VREF3  IO/VREF3  IO/VREF3
W17     IO3                                  IO3       IO3       IO3
W18     IO3                                  IO3       IO3       IO3
W19     IO3                                  IO3       IO3       IO3
W20      NC                                  IO3       IO3       IO3
W21    GND                                  GND       GND       GND
W22      NC                                   NC       IO4       IO4
Y1   VCCIO4                               VCCIO4    VCCIO4    VCCIO4
Y2      NC                                   NC    IO/VREF4  IO/VREF4
Y3      NC                                   NC       IO2       IO2
Y4      NC                                   NC       IO2       IO2
Y5      NC                                   NC       IO2       IO2
Y6     IO2                                  IO2       IO2       IO2
        IO2                                  IO2       IO2       IO2
        IO2                                  IO2       IO2       IO2

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Table 14. 484 FBGA Pin Table (continued)

Pin   CY39050                             CY39100   CY39165   CY39200

Y7    IO2                                 IO2       IO2       IO2

Y8    NC                                  IO2       IO2       IO2

Y9    NC                                  IO2       IO2       IO2

Y10   IO/VREF2                            IO/VREF2  IO/VREF2  IO/VREF2
                                             IO2       IO2       IO2
Y11   IO2

Y12   IO3                                 IO3       IO3       IO3

Y13   IO/VREF3                            IO/VREF3  IO/VREF3  IO/VREF3
                                             IO3       IO3       IO3
Y14   IO3

Y15   IO3                                 IO3       IO3       IO3

Y16   IO3                                 IO3       IO3       IO3

Y17   IO3                                 IO3       IO3       IO3

Y18   NC                                  IO3       IO3       IO3

Y19   NC                                  IO3       IO3       IO3

Y20   NC                                  NC        NC        IO3

Y21   NC                                  NC        NC        IO3

Y22   NC                                  NC        NC        IO3

AA1   GND                                 GND       GND       GND

AA2   GND                                 GND       GND       GND

AA3   NC                                  NC        IO2       IO2

AA4    VCCIO2                              VCCIO2    VCCIO2    VCCIO2
AA5   IO/VREF2                            IO/VREF2  IO/VREF2  IO/VREF2
AA6
         IO2                                 IO2       IO2       IO2

AA7   NC                                  IO2       IO2       IO2

AA8   IO2                                 IO2       IO2       IO2

AA9   NC                                  NC        VCCIO2    VCCIO2

AA10  NC                                  IO2       IO2       IO2

AA11  IO2                                 IO2       IO2       IO2

AA12  IO3                                 IO3       IO3       IO3

AA13  IO3                                 IO3       IO3       IO3

AA14  NC                                  NC        VCCIO3    VCCIO3

AA15  IO3                                 IO3       IO3       IO3

AA16  NC                                  IO3       IO3[20]   IO3

AA17  NC                                  IO3       IO3[20]   IO3

AA18  IO/VREF3                            IO/VREF3  IO/VREF3  IO/VREF3
AA19   VCCIO3                              VCCIO3    VCCIO3    VCCIO3
AA20
         NC                                  NC        NC        IO3

AA21  GND                                 GND       GND       GND

AA22  GND                                 GND       GND       GND

AB1   GND                                 GND       GND       GND

AB2   GND                                 GND       GND       GND

AB3   NC                                  NC        IO/VREF2  IO/VREF2

AB4   NC                                  NC        IO/VREF2  IO/VREF2

Note:

20. These I/Os have a slightly higher tPD (propagation delay) than the rest of the pins. The use of these pins on the same packages of different densities or the
       pins in the same relative position in smaller or larger FBGAs for signals with critical timing should be avoided. When first implementing a design in these
       packages, the timing-driven routing of Warp 6.2 and later versions will ensure these pins are avoided when routing critical signal.

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Table 14. 484 FBGA Pin Table (continued)

Pin        CY39050                        CY39100       CY39165           CY39200
                                             IO2           IO2               IO2
AB5            IO2                           IO2           IO2               IO2
                                             IO2           IO2               IO2
AB6            IO2                           IO2           IO2               IO2
                                             IO2           IO2               IO2
AB7            IO2                           IO2           IO2               IO2
                                            GND           GND               GND
AB8            NC                           GND           GND               GND
                                             IO3           IO3               IO3
AB9             NC                           IO3           IO3               IO3
AB10            NC                           IO3           IO3               IO3
AB11           GND                           IO3           IO3               IO3
AB12           GND                           IO3           IO3               IO3
AB13           IO3                           IO3           IO3               IO3
AB14           IO3                            NC            NC
AB15           IO3                            NC            NC            IO/VREF3
AB16            NC                          GND           GND                IO3
AB17           IO3                          GND           GND               GND
                                                                            GND
AB18            NC
AB19            NC
AB20            NC
AB21           GND
AB22           GND

Table 15. 676 FBGA Pin Table                       Table 15. 676 FBGA Pin Table (continued)

Pin   CY39100                 CY39165     CY39200  Pin  CY39100  CY39165                     CY39200
                                            GND                                                 IO6
A1    GND                     GND             NC   A24  NC       NC                              NC
                                             IO7                                               GND
A2    NC                      NC             IO7   A25  NC       NC                              NC
                                             IO7                                               GND
A3    NC                      IO7          VCCIO7  A26  GND      GND                            IO7
                                             IO7                                                IO7
A4    NC                      IO7            IO7   B1   NC       NC                             IO7
                                             IO7                                                 NC
A5    NC                      IO7             NC   B2   GND      GND                            IO7
                                           VCCIO7                                               IO7
A6    NC                      VCCIO7          NC   B3   NC       IO7                            IO7
                                            GND                                                 IO7
A7    NC                      IO7           GND    B4   NC       IO7                            IO7
                                              NC                                                IO7
A8    NC                      IO7          VCCIO6  B5   NC       IO7                           GND
                                              NC                                               GND
A9    NC                      IO7            IO6   B6   NC       NC                             IO6
                                             IO6                                                IO6
A10   NC                      NC             IO6   B7   NC       IO7                            IO6
                                           VCCIO6                                               IO6
A11   NC                      VCCIO7         IO6   B8   NC       IO7                            IO6
                                NC           IO6                                                IO6
A12   NC                                           B9   NC       IO7
                                                                                             IO/VREF6
A13   GND                     GND                  B10  NC       IO7

A14   GND                     GND                  B11  NC       IO7

A15   NC                      NC                   B12  NC       IO7

A16   NC                      VCCIO6               B13  GND      GND
                                NC                               GND
A17   NC                                           B14  GND       NC
                                                                  NC
A18   NC                      NC                   B15  NC        NC
                                                                  NC
A19   NC                      NC                   B16  NC        NC
                                                                  NC
A20   NC                      NC                   B17  NC        NC

A21   NC                      VCCIO6               B18  NC
                                NC
A22   NC                                           B19  NC

A23   NC                      NC                   B20  NC

                                                   B21  NC

Document #: 38-03039 Rev. *H                                                                 Page 77 of 86
                                                                   Delta39KTM ISRTM
                                                                         CPLD Family

Table 15. 676 FBGA Pin Table (continued)            Table 15. 676 FBGA Pin Table (continued)

Pin  CY39100                  CY39165     CY39200   Pin  CY39100   CY39165                    CY39200
                                             IO6                                                 IO6
B22  NC                       NC             IO6    D14  IO6       IO6                           IO6
                                              NC
B23  NC                       NC            GND     D15  IO6       IO6                         VCCIO6
                                              NC                                              IO/VREF6
B24  NC                       NC              NC    D16     NC      VCCIO6
                                              NC    D17  IO/VREF6                                IO6
B25  GND                      GND           GND     D18            IO/VREF6                      IO6
                                            GND             IO6     IO6[20]                      IO6
B26  NC                       NC                                                               VCCIO6
                                          IO/VREF7                                               IO6
C1   NC                       NC          IO/VREF7  D19  IO6       IO6                          GND
                                                                                                GND
C2   NC                       NC             IO7    D20  IO6       IO6                            NC
                                             IO7                                                  NC
C3   GND                      GND            IO7    D21  VCCIO6    VCCIO6                         NC
                                             IO7    D22    NC        NC                           NC
C4   GND                      GND            IO7                                                 IO7
                                             IO7                                                 IO7
C5   NC                       IO/VREF7      GND     D23  GND       GND                           IO7
                                            GND                                                  IO7
C6   NC                       IO/VREF7       IO6    D24  GND       GND                           IO7
                                             IO6                                                 IO7
C7   IO7                      IO7            IO6    D25  NC        NC                            IO7
                                             IO6                                                 IO7
C8   IO7                      IO7            IO6    D26  NC        NC                            IO7
                                             IO6                                              IO/VREF7
C9   IO7                      IO7         IO/VREF6  E1   NC        NC                            IO7
                                             IO6                                                 IO6
C10  IO7                      IO7           GND     E2   NC        NC                         IO/VREF6
                                            GND                                                  IO6
C11  IO7                      IO7             NC    E3   NC        IO7                           IO6
                                              NC                                                 IO6
C12  IO7                      IO7             NC    E4   NC        IO7                           IO6
                                              NC                                                 IO6
C13  GND                      GND           GND     E5   NC        IO7                           IO6
                                            GND                                                  IO6
C14  GND                      GND            IO7    E6   IO7       IO7                           IO6
                                           VCCIO7                                                IO6
C15  IO6                      IO6            IO7    E7   IO7       IO7                            NC
                                             IO7                                                  NC
C16  IO6                        IO6          IO7    E8   IO7       IO7                            NC
                              IO6[20]     IO/VREF7                                                NC
C17  IO6                      IO6[20]      VCCIO7   E9   IO7       IO7                        IO/VREF0
                                             IO7                                               VCCIO0
C18  IO6                                     IO7    E10  IO7       IO7                           IO0

C19  IO6                      IO6                   E11  IO7       IO7

C20  IO6                      IO6                   E12  IO/VREF7  IO/VREF7

C21  NC                       NC                    E13  IO7       IO7

C22  NC                       NC                    E14  IO6       IO6

C23  GND                      GND                   E15  IO/VREF6  IO/VREF6

C24  GND                      GND                   E16  IO6       IO6

C25  NC                       NC                    E17  IO6       IO6[20]

C26  NC                       NC                    E18  IO6       IO6[20]

D1   NC                       NC                    E19  IO6       IO6

D2   NC                       NC                    E20  IO6       IO6

D3   GND                      GND                   E21  IO6       IO6

D4   GND                      GND                   E22  NC        NC

D5   NC                       IO7                   E23  NC        NC

D6   VCCIO7                   VCCIO7                E24  NC        NC

D7   IO7                      IO7                   E25  NC        NC

D8   IO7                      IO7                   E26  NC        NC

D9   IO7                      IO7                   F1   NC        NC

D10  IO/VREF7                 IO/VREF7              F2   NC        NC

D11  NC                       VCCIO7                F3   NC        IO/VREF0

D12  IO7                      IO7                   F4   VCCIO0    VCCIO0

D13  IO7                      IO7                   F5   NC        IO0

Document #: 38-03039 Rev. *H                                                                  Page 78 of 86
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Table 15. 676 FBGA Pin Table (continued)            Table 15. 676 FBGA Pin Table (continued)

Pin  CY39100                  CY39165     CY39200     Pin    CY39100   CY39165                CY39200
                                            GND      G24         NC       IO5                    IO5
F6   GND                      GND            IO7     G25         NC        NC                     NC
                                             IO7     G26         NC        NC                     NC
F7   IO7                      IO7            IO7      H1         NC        NC                     NC
                                             IO7      H2         NC        NC                     NC
F8   IO7                      IO7                     H3         NC       IO0                    IO0
                                          IO/VREF7    H4        IO0       IO0                    IO0
F9   IO7                      IO7         IO/VREF7    H5        IO0       IO0                    IO0
                                          IO6/Lock    H6        IO0       IO0                    IO0
F10  IO7                      IO7                     H7        IO0       IO0                    IO0
                                             IO6      H8       GND       GND                    GND
F11  IO/VREF7                 IO/VREF7    IO/VREF6    H9        IO7       IO7                    IO7
                                          IO/VREF6    H10       IO7       IO7                    IO7
F12  IO/VREF7                 IO/VREF7                H11
                                             IO6      H12     VCCIO7    VCCIO7                 VCCIO7
F13  IO6/Lock                 IO6/Lock       IO6    H13[19]   VCCIO7    VCCIO7                 VCCIO7
                                             IO6    H14[19]
F14  IO6                      IO6            IO6      H15       IO7       IO7                    IO7
                                            GND       H16       IO6       IO6                    IO6
F15  IO/VREF6                 IO/VREF6       IO5      H17     VCCIO6    VCCIO6                 VCCIO6
                                           VCCIO5     H18     VCCIO6    VCCIO6                 VCCIO6
F16  IO/VREF6                 IO/VREF6    IO/VREF5    H19       IO6       IO6                    IO6
                                              NC      H20       IO6     IO6[20]                  IO6
F17  IO6                      IO6             NC      H21      GND       GND                    GND
                                              NC      H22       TDI       TDI                    TDI
F18  IO6                      IO6             NC      H23       IO5       IO5                    IO5
                                             IO0      H24       IO5       IO5                    IO5
F19  IO6                      IO6            IO0      H25       IO5       IO5                    IO5
                                             IO0      H26        NC       IO5                    IO5
F20  IO6                      IO6            IO0       J1        NC        NC                     NC
                                            GND        J2        NC        NC                     NC
F21  GND                      GND            IO7       J3        NC        NC                     NC
                                             IO7       J4        NC        NC                     NC
F22  NC                       IO5            IO7       J5        NC       IO0                    IO0
                                           VCCIO7      J6       IO0       IO0                    IO0
F23  VCCIO5                   VCCIO5         VCC       J7       IO0       IO0                    IO0
                                          IO/VREF7     J8       IO0       IO0                    IO0
F24  NC                       IO/VREF5    IO/VREF6     J9       IO0       IO0                    IO0
                                           VCCPLL     J10       IO0       IO0                    IO0
F25  NC                       NC           VCCIO6     J11      GND       GND                    GND
                                             IO6      J12       IO7       IO7                    IO7
F26  NC                       NC             IO6    J13[19]  IO/VREF7  IO/VREF7               IO/VREF7
                                             IO6    J14[19]     IO7       IO7                    IO7
G1   NC                       NC            GND       J15       IO7       IO7                    IO7
                                             TDO                IO6       IO6                    IO6
G2   NC                       NC             IO5                IO6       IO6                    IO6
                                             IO5
G3   NC                       IO0

G4   NC                       IO0

G5   NC                       IO0

G6   IO0                      IO0

G7   GND                      GND

G8   IO7                      IO7

G9   IO7                      IO7

G10  IO7                      IO7

G11   VCCIO7                   VCCIO7
G12     VCC                      VCC
G13
G14  IO/VREF7                 IO/VREF7
G15  IO/VREF6                 IO/VREF6
G16   VCCPLL                   VCCPLL
G17   VCCIO6                   VCCIO6

        IO6                    IO6[20]

G18  IO6                      IO6

G19  IO6                      IO6

G20  GND                      GND

G21  TDO                      TDO

G22  NC                       IO5

G23  NC                       IO5

Document #: 38-03039 Rev. *H                                                                  Page 79 of 86
                                                                   Delta39KTM ISRTM
                                                                         CPLD Family

Table 15. 676 FBGA Pin Table (continued)            Table 15. 676 FBGA Pin Table (continued)

  Pin    CY39100              CY39165     CY39200   Pin  CY39100   CY39165                    CY39200
  J16    IO/VREF6             IO/VREF6    IO/VREF6   L8   VCCIO0    VCCIO0                     VCCIO0
  J17                                                L9  IO/VREF0  IO/VREF0                   IO/VREF0
  J18       IO6                  IO6         IO6    L10     IO0       IO0                        IO0
  J19      GND                  GND         GND     L11     IO7       IO7                        IO7
  J20      TCLK                 TCLK        TCLK    L12   GCTL3     GCTL3                      GCTL3
  J21       IO5                  IO5         IO5    L13   GCLK3     GCLK3                      GCLK3
  J22       IO5                  IO5         IO5    L14   GCTL2     GCTL2                      GCTL2
  J23       IO5                  IO5         IO5    L15   GCLK2     GCLK2                      GCLK2
  J24       IO5                  IO5         IO5    L16     IO5       IO5                        IO5
  J25        NC                  IO5         IO5    L17     IO5       IO5                        IO5
  J26        NC                   NC          NC    L18  IO/VREF5  IO/VREF5                   IO/VREF5
  K1         NC                   NC          NC    L19   VCCIO5    VCCIO5                     VCCIO5
  K2         NC                   NC          NC    L20  VCCJTAG   VCCJTAG                    VCCJTAG
  K3         NC                   NC          NC    L21     IO5       IO5                        IO5
  K4         NC                  IO0         IO0    L22  IO/VREF5  IO/VREF5                   IO/VREF5
  K5        IO0                  IO0         IO0    L23      NC     VCCIO5                     VCCIO5
  K6        IO0                  IO0         IO0    L24      NC    IO/VREF5                   IO/VREF5
  K7        IO0                  IO0         IO0    L25      NC        NC                         NC
  K8        IO0                  IO0         IO0    L26      NC        NC                         NC
  K9        IO0                  IO0         IO0    M1       NC        NC                         NC
  K10       IO0                  IO0         IO0    M2       NC        NC                         NC
  K11       IO7                  IO7         IO7    M3       NC       IO0                        IO0
  K12       IO7                  IO7         IO7    M4      IO0       IO0                        IO0
K13[19]     IO7                  IO7         IO7    M5      IO0       IO0                        IO0
K14[19]     IO7                  IO7         IO7    M6      IO0       IO0                        IO0
  K15       IO6                  IO6         IO6    M7      VCC       VCC                        VCC
  K16       IO6                  IO6         IO6    M8    VCCIO0    VCCIO0                     VCCIO0
  K17       IO6                IO6[20]       IO6    M9   IO/VREF0  IO/VREF0                   IO/VREF0
  K18       TMS                  TMS         TMS    M10     IO0       IO0                        IO0
  K19       IO5                  IO5         IO5    M11   GCTL0     GCTL0                      GCTL0
  K20       IO5                  IO5         IO5    M12    GND       GND                        GND
  K21       IO5                  IO5         IO5    M13    GND       GND                        GND
  K22       IO5                  IO5         IO5    M14    GND       GND                        GND
  K23       IO5                  IO5         IO5    M15    GND       GND                        GND
  K24       IO5                  IO5         IO5    M16   GCTL1     GCTL1                      GCTL1
  K25        NC                  IO5         IO5    M17     IO5       IO5                        IO5
  K26        NC                   NC          NC    M18  IO/VREF5  IO/VREF5                   IO/VREF5
   L1        NC                   NC          NC    M19   VCCIO5    VCCIO5                     VCCIO5
   L2        NC                   NC          NC    M20     VCC       VCC                        VCC
   L3        NC                   NC          NC    M21     IO5       IO5                        IO5
   L4        NC               IO/VREF0    IO/VREF0  M22     IO5       IO5                        IO5
   L5        NC                VCCIO0      VCCIO0   M23     IO5       IO5                        IO5
   L6    IO/VREF0             IO/VREF0    IO/VREF0  M24      NC       IO5                        IO5
   L7       IO0                  IO0         IO0    M25      NC        NC                         NC
            VCC                  VCC         VCC

Document #: 38-03039 Rev. *H                                                                  Page 80 of 86
                                                                       Delta39KTM ISRTM
                                                                             CPLD Family

Table 15. 676 FBGA Pin Table (continued)            Table 15. 676 FBGA Pin Table (continued)

  Pin    CY39100              CY39165     CY39200     Pin    CY39100   CY39165                CY39200
M26         NC                   NC          NC    P18[19]     IO4       IO4                    IO4
  N1       GND                  GND         GND     P19[19]     IO4       IO4                    IO4
  N2       GND                  GND         GND                 IO5       IO5                    IO5
  N3       GND                  GND         GND       P20       IO5       IO5                    IO5
  N4        IO0                  IO0         IO0      P21       IO4       IO4                    IO4
  N5        IO0                  IO0         IO0      P22       IO4       IO4                    IO4
N6[19]      IO0                  IO0         IO0      P23      GND       GND                    GND
N7[19]      IO0                  IO0         IO0      P24      GND       GND                    GND
N8[19]      IO0                  IO0         IO0      P25      GND       GND                    GND
  N9                                                  P26        NC        NC                     NC
  N10    IO/VREF0             IO/VREF0    IO/VREF0    R1         NC        NC                     NC
  N11       IO0                  IO0         IO0      R2         NC       IO1                    IO1
  N12                                                 R3        IO1       IO1                    IO1
  N13     GCLK0                GCLK0       GCLK0      R4        IO1       IO1                    IO1
  N14      GND                  GND         GND       R5        IO1       IO1                    IO1
  N15      GND                  GND         GND       R6
  N16      GND                  GND         GND       R7     VCCPRG    VCCPRG                 VCCPRG
  N17      GND                  GND         GND       R8      VCCIO1    VCCIO1                 VCCIO1
  N18                                                 R9     IO/VREF1  IO/VREF1               IO/VREF1
N19[19]   GCLK1                GCLK1       GCLK1     R10
N20[19]     IO5                  IO5         IO5      R11       IO1       IO1                    IO1
N21[19]                                              R12        IO1       IO1                    IO1
  N22    IO/VREF5             IO/VREF5    IO/VREF5   R13       GND       GND                    GND
  N23       IO5                  IO5         IO5     R14       GND       GND                    GND
  N24       IO5                  IO5         IO5     R15       GND       GND                    GND
  N25       IO5                  IO5         IO5     R16       GND       GND                    GND
  N26       IO5                  IO5         IO5     R17        IO4       IO4                    IO4
  P1        IO5                  IO5         IO5     R18        IO4       IO4                    IO4
  P2       GND                  GND         GND      R19     IO/VREF4  IO/VREF4               IO/VREF4
  P3       GND                  GND         GND      R20      VCCIO4    VCCIO4                 VCCIO4
  P4       GND                  GND         GND      R21     VCCPRG    VCCPRG                 VCCPRG
  P5       GND                  GND         GND      R22        IO4       IO4                    IO4
  P6       GND                  GND         GND      R23        IO4       IO4                    IO4
  P7       GND                  GND         GND      R24        IO4       IO4                    IO4
P8[19]      IO1                  IO1         IO1     R25         NC       IO4                    IO4
P9[19]      IO1                  IO1         IO1     R26         NC        NC                     NC
P10[19]     IO1                  IO1         IO1      T1         NC        NC                     NC
  P11       IO1                  IO1         IO1      T2         NC        NC                     NC
  P12       IO1                  IO1         IO1      T3         NC        NC                     NC
  P13       IO1                  IO1         IO1      T4         NC    IO/VREF1               IO/VREF1
  P14       IO1                  IO1         IO1      T5         NC     VCCIO1                 VCCIO1
  P15       IO1                  IO1         IO1      T6     IO/VREF1  IO/VREF1               IO/VREF1
  P16      GND                  GND         GND       T7        IO1       IO1                    IO1
P17[19]    GND                  GND         GND       T8        VCC       VCC                    VCC
           GND                  GND         GND       T9      VCCIO1    VCCIO1                 VCCIO1
           GND                  GND         GND              IO/VREF1  IO/VREF1               IO/VREF1
            IO4                  IO4         IO4
            IO4                  IO4         IO4

Document #: 38-03039 Rev. *H                                                                  Page 81 of 86
                                                                          Delta39KTM ISRTM
                                                                                CPLD Family

Table 15. 676 FBGA Pin Table (continued)               Table 15. 676 FBGA Pin Table (continued)

  Pin      CY39100      CY39165             CY39200      Pin    CY39100    CY39165               CY39200
  T10      VCCCNFG      VCCCNFG             VCCCNFG      V2         NC         NC                    NC
  T11    Config_Done  Config_Done         Config_Done    V3         NC         IO1                  IO1
  T12                                                    V4        IO1         IO1                  IO1
T13[19]        IO2          IO2                 IO2      V5        IO1         IO1                  IO1
T14[19]        IO2          IO2                 IO2      V6
  T15          IO3          IO3                 IO3      V7     IO/VREF1    IO/VREF1             IO/VREF1
  T16          IO3          IO3                 IO3      V8        IO1         IO1                  IO1
  T17          IO3          IO3                 IO3      V9        IO1         IO1                  IO1
  T18          IO4          IO4                 IO4      V10      GND         GND                  GND
  T19      IO/VREF4     IO/VREF4            IO/VREF4     V11
  T20        VCCIO4       VCCIO4              VCCIO4     V12      MSEL        MSEL                 MSEL
  T21          VCC          VCC                 VCC    V13[19]  IO/VREF2    IO/VREF2             IO/VREF2
  T22          IO4          IO4                 IO4    V14[19]  IO/VREF2    IO/VREF2             IO/VREF2
  T23      IO/VREF4     IO/VREF4            IO/VREF4     V15
  T24          NC         VCCIO4              VCCIO4     V16       IO2         IO2                  IO2
  T25          NC       IO/VREF4            IO/VREF4     V17       IO3         IO3                  IO3
  T26          NC           NC                  NC       V18    IO/VREF3  IO/VREF3[20]           IO/VREF3
  U1           NC           NC                  NC       V19    IO/VREF3    IO/VREF3             IO/VREF3
  U2           NC           NC                  NC       V20       IO3         IO3                  IO3
  U3           NC           NC                  NC       V21      GND         GND                  GND
  U4           NC           IO1                 IO1      V22       IO4         IO4                  IO4
  U5           NC           IO1                 IO1      V23       IO4         IO4                  IO4
  U6           IO1          IO1  &nbs